[发明专利]锁存器的自测试电路及其自测试方法

说明书

公开了一种锁存器的自测试电路及其自测试方法。自测试电路包括自测试主控单元和自测试模块。自测试主控单元包括：自测试模块使能逻辑电路，用于产生自测试模块的使能信号；自测试模块测试向量产生电路，用于产生自测试模块的测试向量；存储单元，用于存储自测试模块的测试结果。自测试模块被配置为：根据使能信号选择锁存器自测试子模块进入自测试模式；当被选择进行自测试的锁存器自测试子模块的锁存器输出与测试向量相同时，测试结果为该锁存器自测试子模块的锁存器无故障，否则有故障。本公开的方案实现了采用较少的数字集成测试电路有效提高锁存器的测试覆盖率，解决了锁存器测试的难题。

技术领域

本公开涉及数字集成电路设计测试技术领域，尤其涉及一种锁存器的自测试电路。

背景技术

随着半导体集成电路产业的迅猛发展，集成电路高度集成化，芯片规模日益增长，集成电路测试的设计和方法已经成为集成电路发展过程中不可分割的一个部分。

随着设计方法的更新升级，制造方法当然也在进步。在摩尔定律的驱动下，最新的工艺也在从5nm往3nm稳步推进。

早期集成电路的内部模块不多，逻辑功能单一，工艺相对简单，在测试机上实现功能测试相对容易。这导致测试方法学的研究曾一度处于一个不被重视的地位。而如今，集成电路测试成本的快速增长已经达到生产商无法承受的地步。随着对测试方法学的不断深入研究，业界逐渐发现，对于复杂的、大规模的集成电路设计项目，必须要提前在集成电路产品的设计阶段，就去考虑如何对产品进行测试，这样能大大缩短产品的测试时间，从而降低成本，提高产品的竞争力。

可测性设计(DFT)技术在满足芯片功能正常的基础上加入测试电路，降低集成电路的测试难度和测试成本。但是，在不加入太多的电路又不占据太多的功耗和面积的前提下实现集成电路的测试目的，对设计人员提出了更高的要求。

目前，主流的Mux-Scan扫描测试方法是DFT技术中的一项方法。Mux-Scan扫描测试方法是将集成电路中的时序元件替换成相应的可扫描时序元件(例如D触发器)，将D触发器串连起来，形成一个从输入到输出的测试串行移位寄存器(扫描链路)，以实现对于时序元件和组合逻辑的测试。通过控制锁存器单元端口的测试使能信号使得锁存器单元“透明化”，减少锁存器单元造成错误传输的影响，但无法检测到锁存器单元本身是否存在故障。当集成电路中的时序元件以D触发器为主，则个别锁存器单元的“透明化”不会对整个集成电路的故障覆盖率造成太大影响。随着集成电路设计的发展，锁存器器件在设计中为了解决时序问题，或减小面积，被越来越广泛的使用，但锁存器“透明化”的测试方法无法适应测试故障覆盖率的要求。

发明内容

有鉴于此，本公开提出了一种锁存器的自测试电路，实现了采用较少的数字集成测试电路有效提高锁存器的测试覆盖率，解决了锁存器测试的难题。

根据本公开的一方面，提供了一种锁存器的自测试电路。所述电路包括自测试主控单元和自测试模块。所述自测试主控单元包括：自测试模块使能逻辑电路，用于产生自测试模块的使能信号；自测试模块测试向量产生电路，用于产生自测试模块的测试向量；存储单元，用于存储自测试模块的测试结果。所述自测试模块被配置为：根据使能信号选择锁存器自测试子模块进入自测试模式；当被选择进行自测试的锁存器自测试子模块的锁存器测试输出与测试向量相同时，测试结果为该锁存器自测试子模块的锁存器无故障，否则有故障。

在一种可能的实现方式中，所述自测试模块包括一个或多个锁存器自测试子模块，每个所述锁存器自测试子模块包括：主锁存器单元，用于根据所述使能信号，选择接收所述自测试模块测试向量产生的自测试模块的测试向量；自测试地址产生电路，用于产生遍历从锁存器单元的地址信号；从锁存器单元，根据所述地址信号依次接收所述测试向量，并进行锁存器测试输出。