[发明专利]基于双计数器实现的时序拉偏方法及系统、设备

说明书

本发明提供了一种基于双计数器实现的时序拉偏方法及系统、设备及存储介质，所述方法包括：基于存储器读取信号的电平段，电平段包括n段；通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当第一计数器对第i段所述电平段计数完成后，第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1；根据所述第一计数器记录的各段的计数数据，获取电平段的最小时间基准。该方法采用两类计数器按照层次快速实现对信号的拉偏时序步进生成，并能计算出系统所需基准时间刻度，避免系统运行过于高频的时钟而增加不必要的功耗，便于在单粒子辐照环境中长期运行以验证存储器的接口性能。

技术领域

本发明属于辐照测试技术领域，涉及一种动态存储器单粒子试验的低功耗时序拉偏方法，尤其涉及一种基于双计数器实现的时序拉偏方法及系统、设备及存储介质。

背景技术

在存储器芯片研制测试过程中，主要使用芯片专用测试机台(AT)完成对芯片接口时序参数的极限拉偏测试，获取芯片的各时间参数(即AC特性，包括极限特性和正常操作特性)，而AT机台精密昂贵，必须在洁净间中使用，难以工作在其他环境试验环境中，尤其是单粒子试验环境。因此在单粒子环境应用验证阶段，多采用PCB板级实现的方式(主控器件+存储器)在各种环境试验中(如高低温、单粒子试验等)验证存储器的各功能操作是否正常。其中CPU、MCU、DSP等主控器件种类繁多且主要面向应用，故一般只能选取几种典型常用的主控器件并使用正常时间参数设置来访问存储器芯片，难以覆盖各种极限情况。使用FPGA(可编程逻辑器件)作为主控则可以使用硬件描述语言(HDL，如Verilog语言)利用计数器(counter)对基准时钟周期进行可变计数来实现信号定时，从而直接控制信号电平的持续时间，也就具备了对存储器信号时序拉偏控制的能力。FPGA使用高频基准时钟时功耗更大，也导致了同样时间需采用更大位宽的计数器电路，也导致了功耗增加。较高的功耗易使FPGA器件在高温高辐射环境中触发结温保护导致复位，因此在满足时间拉偏验证要求的基础上，需尽量降低基准时钟的频率。

发明内容

本发明所要解决的技术问题是：针对现有技术的问题，本发明提供了一种能够在辐照试验环境下降低主控器件功耗开展长时间时序拉偏环境试验，验证存储器芯片接口性能的方法。

为了解决上述技术问题，本发明采用的技术方案为：

第一方面，本发明提供了一种基于双计数器实现的时序拉偏方法，所述方法包括：

基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数；

通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数；

根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。

第二方面，本发明还提供了一种基于双计数器实现的时序拉偏系统，所述系统包括：

读取模块：用于基于存储器读取信号的电平段，所述电平段包括n段，其中，n为大于或等于2的正整数；

计数模块：用于通过第一计数器根据预设的拉偏步进时长依次对n段所述电平段进行计数，并记录各段的计数数据，其中，当所述第一计数器对第i段所述电平段计数完成后，所述第一计数器将第i段的计数数据赋值为1，第二计数器的值为i+1，所述i为大于或等于1且小于或等于n的正整数；

获取模块：用于根据所述第一计数器记录的各段的计数数据，获取所述电平段的最小时间基准。