[发明专利]一种数据分发方法、装置、FPGA及介质

说明书

本申请公开了一种数据分发方法、装置、FPGA及介质，包括：利用预设级数的寄存器缓存待分发数据；从所述寄存器中提取所述待分发数据的第一五元组信息和操作码；比对所述第一五元组信息和所述FPGA自身的第二五元组信息；若所述第一五元组信息与所述第二五元组信息一致，则将所述待分发数据根据所述操作码发送至指令处理模块或数据处理模块。这样，无需利用FIFO，避免FIFO写入读出引起的程序复杂度高的问题，能够降低FPGA资源开销，并且降低操作复杂度。

技术领域

本申请涉及FPGA技术领域，特别涉及一种数据分发方法、装置、FPGA及介质。

背景技术

随着计算机技术的不断进步，传统的处理器架构和解决方案已经无法满足应用需求，多处理器及异构加速系统已成为了主要选择的方向。随着FPGA(即Field ProgrammableGate Array，现场可编程与门阵列)器件的快速发展,其异构加速平台的应用为大数据的计算和算法加速提供了一条新的实现途经。在大数据时代，往往需要多块异构加速卡甚至多平台对某个算法或者某个大块数据进行联合计算，以达到算法加速的目的。在协同计算过程中，往往需要数据在不同加速卡间进行传输，某块加速卡的结果作为另一块加速卡的结果，从而使数据计算可以流水起来，让计算可以快速进行，得到预期的加速效果。在协同加速的过程中，如何将指令和数据区分开，把数据分发给指令处理模块和数据处理模块，成为需要解决的重要问题。

网络中每台设备均有唯一的IP(即Internet Protocol Address，互联网协议地址)地址、MAC(即Media Access Control Address，媒体存取控制位址)地址和端口号，每个操作对应一个opcode(即Operating Code，操作码)，指令操作和RDMA(即Remote DirectMemory Access，远程直接数据存取)操作对应的opcode不同。数据包通过光口传输给FPGA加速卡，现有技术是将整个数据包存放到FIFO(即First Input First Output，先进先出)中，并将五元组信息提取出来，包括IP地址、MAC地址和端口号。如果五元组正确，则将数据从FIFO中读出，根据opcode信息将数据分发给指令处理模块和RDMA数据处理模块；如果五元组错误，则将数据从FIFO中读出丢弃。这样，需要在FPGA中使用FIFO IP核来存储整包数据，当数据量大或者需要多通道过滤时，则需要占用大量的FPGA资源，并且使FPGA布局布线和时序收敛难度加大。另外，对FIFO进行写入和读出的操作，加大了控制难度，容易出现错误，也增大了调试难度。

发明内容

有鉴于此，本申请的目的在于提供一种数据分发方法、装置、FPGA及介质，能够降低FPGA资源开销，并且降低操作复杂度。其具体方案如下：

第一方面，本申请公开了一种数据分发方法，应用于FPGA，包括：

利用预设级数的寄存器缓存待分发数据；

从所述寄存器中提取所述待分发数据的第一五元组信息和操作码；

比对所述第一五元组信息和所述FPGA自身的第二五元组信息；

若所述第一五元组信息与所述第二五元组信息一致，则将所述待分发数据根据所述操作码发送至指令处理模块或数据处理模块。

可选的，所述数据分发方法，还包括：

基于所述待分发数据的协议格式确定所述预设级数。

可选的，所述数据分发方法，还包括：

当任一帧所述待分发数据的尾部数据经过所述寄存器，则对所述寄存器依次进行清零操作。

可选的，所述数据分发方法，还包括：

若所述第一五元组信息与所述第二五元组信息不一致，则丢弃所述待分发数据并进行计数。