[发明专利]辅助锁相环加速充电的开关控制逻辑电路及锁相环电路

说明书

本发明涉及辅助锁相环加速充电的开关控制逻辑电路及锁相环电路，属于半导体集成电路设计领域，所述锁相环电路包含鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LPF）、压控振荡器（VCO）、分频器（DIV）和开关控制逻辑电路，重点设计的对象是开关控制逻辑电路，该设计与现有技术的锁相环辅助充电快速锁定电路相比，器件更少，电路更简单、反应速度加快、占用面积小，同时可以达到在缩短锁相环充电时间的同时，减小锁相环输出信号失真的概率。

技术领域

本发明属于半导体集成电路设计技术领域，具体地，涉及辅助锁相环加速充电的开关控制逻辑电路及锁相环电路。

背景技术

锁相环是集成电路设计中的重要信号源模块，广泛应用于通信领域，因此，锁相环加速充电技术也是非常重要的研究和改进方向，其对于提升锁相环的工作效率有着至关重要的影响。传统的锁相环电路（如图1所示），由（PFD）鉴频鉴相器，（CP）电荷泵，（LPF）滤波器，（VCO）压控振荡器和（DIV）分频器所组成。在传统锁相环电路的基础之上增加辅助充电开关逻辑模块（如图2所示），可以增大输出电流以加速滤波器电容的充电，进而加速压控振荡器的控制电压变化，缩短锁相时间。

与此同时，也会引发两个问题。例如，在申请号为CN201910144751.3、名称为“一种快速锁定的锁相环电路”的发明申请中，如附图4所示，传统的锁相环外加辅助充电电路，会出现锁相环电路在开启初期，锁相环辅助充电模块迟迟无法充电的情况，延缓了充电时间。再例如，在潘鸿泽等“一种快速锁定锁相环的方案设计”一文中，如图10，锁相环外加改进型辅助充电电路，虽然可有效避免锁相环辅助充电模块延迟跳变，延缓充电时间的情况，但同时又会出现两个新的问题：1、该改进型电路虽然可以在初始状态快速进入充电模式，但由于在初始阶段的充电时间过长，从而导致锁相环输出电压和输出频率产生失真；2、电路结构采用更多的晶体管和逻辑门资源，增大了信号传输延迟，使得辅助加速的开关逻辑电路进入正常鉴频鉴相工作模式的时间拖长，影响了该电路的正常充电效率。

发明内容

为了解决现有技术中的不足，本发明的目的一在于提供一种辅助锁相环加速充电的开关控制逻辑电路，目的二在于提供一种锁相环电路，所述锁相环电路包含所述开关控制逻辑电路。所述开关控制逻辑电路通过简化逻辑电路结构，减少电路构成所用逻辑门器件的数量，达到缩短开关逻辑电路的反应工作时间，最终，实现了加速锁相环充电与抑制输出信号失真两种性能指标的平衡。

为了实现上述目的，本发明采用的具体方案为：

一种辅助锁相环加速充电的开关控制逻辑电路，包括二选一数据选择器、分频器、数据比较器、D型触发器和由双反相器组成的缓冲器；

Vref信号与Vvco信号从左到右依次连接所述缓冲器、数据比较器和D型触发器；

所述开关控制逻辑电路的上支路由依次连接的二选一数据选择器和两个五分频电路构成；所述五分频电路是通过分频器实现的；

所述D型触发器反相输出端和分频器输出端均连接与非门，输出OUT信号。

具体地，所述数据比较器由与非门、与门、或门三种逻辑门组成。

本发明还提供一种锁相环电路，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和所述开关控制逻辑电路。

有益效果：

1、本发明所述开关控制逻辑电路，通过简化逻辑电路结构，减少了电路构成所用逻辑门器件的数量，能够更快地进入正常鉴频鉴相工作模式，同时占用面积减小；达到了缩短开关逻辑电路的反应工作时间的目的。

2、本发明所述开关控制逻辑电路能够减少锁相环充电的时间，有效地防止在初始阶段充电时间过长而导致的锁相环输出电压和输出频率失真，实现了加速锁相环充电与抑制输出信号失真两种性能指标的平衡。

附图说明