[发明专利]一种高速时钟电路的动态延时补偿电路

权利要求书

1.一种高速时钟电路的动态延时补偿电路，其特征在于，包括：锁相环、粗计数器、第一细采样电路、第一同步模块、第二同步模块、第三同步模块以及输出选择模块；

所述锁相环电路与所述粗计数器相连，输出整体时钟信号，所述锁相环电路与所述第一细采样电路相连，输出相位信号；

所述粗计数器与所述第一同步模块、所述第二同步模块、所述第三同步模块相连，并输出粗计数器值；

所述第一细采样电路生成细编码值，并将所述细编码值以及经过延时D_B和两次延时D_B分别得到第一路细计数器值、第二路细计数器值以及第三路细计数器值；

所述第一同步模块、所述第二同步模块和所述第三同步模块分别与所述第一细采样电路相连，对应接收所述第一路细计数器值、所述第二路细计数器值以及所述第三路细计数器值并分别与所述粗计数器值同步而后生成第一路同步信号值、第二路同步信号值以及第三路同步信号值；

所述输出选择模块与所述所述第一同步模块、所述第二同步模块和所述第三同步模块相连，并基于预设的选取规则选取一路同步信号值输出。

2.如权利要求1所述的高速时钟电路的动态延时补偿电路，其特征在于，所述高速时钟电路的动态延时补偿电路还包括：第二细采样电路和延时采样电路；

所述延时采样电路与所述粗计数器相连，动态提取出延时采样值；

所述第二细采样电路与所述延时采样电路以及所述锁相环相连，获取所述延时采样值和相位信号，生成延时编码D_A；

所述第一同步模块、所述第二同步模块和所述第三同步模块分别与所述第二细采样电路相连，获取所述延时编码D_A；

其中，所述第一同步模块、所述第二同步模块和所述第三同步模块分别同步所述第一路细计数器值、所述第二路细计数器值以及所述第三路细计数器值与所述粗计数器值和所述延时编码D_A生成将所述第一路同步信号值、所述第二路同步信号值以及所述第三路同步信号值。

3.如权利要求2所述的高速时钟电路的动态延时补偿电路，其特征在于，所述相位信号包括16个相位。

4.如权利要求3所述的高速时钟电路的动态延时补偿电路，其特征在于，所述第一路细计数器值、所述第二路细计数器值、所述第三路细计数器值以及所述延时编码D_A均为4bit编码。

5.如权利要求4所述的高速时钟电路的动态延时补偿电路，其特征在于，所述粗计数值为11bit编码。

6.如权利要求1所述的高速时钟电路的动态延时补偿电路，其特征在于，所述粗计数器为双边沿格雷码计数器。