[发明专利]一种降低JFET区和积累区电阻的VDMOS结构及方法

说明书

本发明提供了一种降低JFET区和积累区电阻的VDMOS结构及方法，属于VDMOS器件技术领域，该一种降低JFET区和积累区电阻的VDMOS结构包括N+衬底：所述N+衬底的上表面设置有N漂移区，所述N漂移区的内部呈等间距设置有多个P形基区，相邻的所述P形基区之间通过所述N漂移区将多个所述P形基区隔离，相邻的所述P形基区之间设置有栅极氧化层，所述栅极氧化层的下表面且位于相邻的所述P形基区的边缘延伸至所述P形基区的内部，所述栅极氧化层的上表面设置有多硅晶栅极，且多硅晶栅极的中部断开，以形成有多晶硅栅注入窗口，由此可降低N漂移区和N+衬底的电阻率，较低的N漂移区和N+衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。

技术领域

本发明属于VDMOS器件技术领域，具体而言，涉及一种降低JFET区和积累区电阻的VDMOS结构及方法。

背景技术

在半导体集成电路中，以双扩散场效应晶体管为基础的电路，简称DMOS，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。

与普通MOS晶体管相比，DMOS在结构上有两个主要区别：一是将P型、N型杂质通过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的-N漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。

DMOS晶体管又可分为横向DMOS晶体管(简称LDMOS)和垂直DMOS晶体管(VDMOS)两种。其中，VDMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越来越多的应用。

然而，目前器件的耐压与N漂移区的电阻率和N漂移区的厚度正相关，而器件的导通电阻则与N漂移区的电阻率和N漂移区的厚度负相关，因此会导致器件在耐压与导通电阻两项指标上相互制约，当击穿电压(即BV)一定时，会很难通过调整N漂移区的电阻率来优化导通电阻。

发明内容

本发明实施例提供了一种降低JFET区和积累区电阻的VDMOS结构及方法，其目的在于解决现有的JFET区和积累区导通电阻难以优化的问题。

鉴于上述问题，本发明提出的技术方案是：

本发明提供一种降低JFET区和积累区电阻的VDMOS结构，包括N+衬底：

所述N+衬底的上表面设置有N漂移区，所述N漂移区的内部呈等间距设置有多个P形基区，相邻的所述P形基区之间通过所述N漂移区将多个所述P形基区隔离，相邻的所述P形基区之间设置有栅极氧化层，所述栅极氧化层的下表面且位于相邻的所述P形基区的边缘延伸至所述P形基区的内部，所述栅极氧化层的上表面设置有多硅晶栅极，且多硅晶栅极的中部断开，以形成有多晶硅栅注入窗口，每个所述多硅晶栅极的外侧设置有介质氧化层，并保留多晶硅栅注入窗口，所述多晶硅栅注入窗口的下方且与所述N漂移区的连接处设置有第二N+有源区，并在所述第二N+有源区的下方保留JFET区，所述P形基区的顶部沿横向排布有第一N+有源区、P+有源区和第一N+有源区，两个所述第一N+有源区之间形成连接孔，所述第一N+有源区、所述多晶硅栅注入窗口和所述介质氧化层的上方均形成有介质区，所述介质区的上方设置有源级金属，所述源级金属的一端穿过所述介质区插接于所述连接孔中，所述源级金属位于所述连接孔内部的一端与所述P+有源区抵接、且表面与两个所述第一N+有源区相连接。

作为本发明的一种优选技术方案，所述N+衬底的下方设置有漏极。

作为本发明的一种优选技术方案，所述N漂移区在所述N+衬底的上表面通过化学气相淀积法进行生成。

作为本发明的一种优选技术方案，所述JFET区和积累区对导通电阻的影响占比应在10％～20％。

另一方面，本发明提供一种降低JFET区和积累区电阻的VDMOS结构的方法，包括以下步骤：