[发明专利]基于多FPGA的芯片原型验证系统的配置方法、装置和设备

说明书

本发明实施例公开了一种基于多FPGA的芯片原型验证系统的配置方法、装置和设备，方法包括：将高速串并收发单元硬件接口标识插入到包含多个子模块的系统芯片SoC模型中，获得现场可编程逻辑门阵列FPGA模型；根据FPGA模型获得完整网表；对完整网表进行拆分获得多个FPGA网表；在每个FPGA网表中分别插入时分复用TDM网表以获得多个更新后的FPGA网表，并根据多个更新后的FPGA网表分别产生的配置文件对FPGA进行配置。通过在网表阶段将包含IO接口标识的TDM以网表的形式进行插入，而不需要复杂的FPGARTL代码工作，并且将SoC模型中的总线采用高速串并收发单元硬件接口进行传输，减轻了IO接口的传输压力，从而维持了原型验证平台的时钟频率，提高了SoC芯片原型验证平台的构建效率。

技术领域

本发明实施例涉及芯片技术领域，尤其涉及一种基于多FPGA的芯片原型验证系统的配置方法、装置和设备。

背景技术

目前在芯片，例如系统芯片(System On Chip，SoC)设计和验证过程中通常需要使用现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)原型验证平台。但是当待原型验证的SoC规模超出单个FPGA具有的逻辑资源限制时，通常采用的第一种方式是对SoC进行裁剪，即将SoC中的部分子模块进行裁剪、移除进而减小待原型验证SoC的规模，并采用多个单FPGA平台实现对SoC中所有子模块的原型验证覆盖。但是这种对SoC进行裁剪的方式，无法将完整SoC中的子模块适配到统一的FPGA原型验证平台，需要多套原型验证平台配合，从而造成原型验证效率低甚至无法实现系统级的验证覆盖。

针对上述方式所存在的问题，提出了第二种分割方式，即采用多FPGA原型验证平台，预估SoC中各个子模块的规模，在设计FPGA RTL代码阶段就将各子模块分别划分到多FPGA中，将一个完整的SoC按照子模块的规模进行划分进而适配到多FPGA中。由于SoC中各子模块之间会有大量的逻辑连接线，但FPGA的互联IO管脚数量有限，因此分割过程中通常需要对这些连接线采用时分复用(Time Division Multiplexing，TDM)的方式进行压缩。虽然第二种方式可以将完整SoC中的子模块适配到一个统一的多FPGA原型验证平台中，但IO管脚数量和TDM的使用限制了多FPGA原型验证平台的时钟频率，并且在多FPGA原型验证平台配置过程中存在大量的非芯片设计所需要的FPGARTL代码工作，从而降低了SoC芯片原型验证平台的构建效率。

发明内容

本发明实施例提供了一种基于多FPGA的芯片原型验证平台的配置方法、装置和设备，以实现提高SoC芯片原型验证平台的构建效率。

第一方面，本发明实施例提供了一种基于多FPGA的芯片原型验证平台的配置方法，包括：

将高速串并收发单元硬件接口标识插入到包含多个子模块的系统芯片SoC模型中，获得现场可编程逻辑门阵列FPGA模型，其中，子模块之间采用总线和非总线进行逻辑连接；

根据FPGA模型获得完整网表，其中，完整网表中包含串并收发单元硬件接口标识与总线的对应关系；

对完整网表进行拆分获得多个FPGA网表，其中，每个FPGA网表分别对应SoC模型中的至少一个子模块；

在每个FPGA网表中分别插入时分复用TDM网表以获得多个更新后的FPGA网表，并根据多个更新后的FPGA网表分别产生的配置文件对原型验证平台中的FPGA进行配置，其中，每个TDM网表中包含原型验证平台中每个FPGA的输入输出IO接口标识与非总线的对应关系。

第二方面，本发明实施例提供了一种基于多FPGA的芯片原型验证系统的配置装置，包括：

FPGA模型获取模块，用于将串并收发单元硬件接口标识插入到包含多个子模块的系统芯片SoC模型中，获得现场可编程逻辑门阵列FPGA模型，其中，子模块之间采用总线和非总线进行逻辑连接；