[发明专利]基于PWL的浮点数对数计算架构

说明书

本发明涉及高空作业平台技术领域，具体地说，涉及基于PWL的浮点数对数计算架构。其包括对数函数分割单元、宽度权衡单元、硬件描述语言单元和对数合成单元；所述对数函数分割单元将对数函数自动分割成几个最大的子段后，通过宽度权衡单元在分段数和分数位宽度之间进行了权衡，根据所述宽度权衡单元的结果，本发明通过利用PWL方法的分段器算法，在预先设定的最大绝对误差和计算单元的分数位宽的限制下，将对数函数自动分割成几个最大的子段，然后，我们在分段数和分数位宽度之间进行了权衡，基于分段器的结果，我们的设计使用Verilog HDL进行编码，并在TSMC 90nm CMOS技术下进行合成，达到在不影响精度的情况下，消耗更小的面积、延迟和功耗。

技术领域

本发明涉及对数计算技术领域，具体地说，涉及基于PWL的浮点数对数计算架构。

背景技术

复杂的算术运算，如乘、除、平方根和幂运算都是一种常见的运算，广泛用于数字信号处理和人工智能算法。对数系统(LNS)，将上述复杂的加、减、移位、乘法运算简化，对数计算基数为2是一个很大程度上影响LNS性能的关键组成部分，各种方法被提出，来执行对数函数的计算以及追求高速度和各种精度要求，其中，数字递推算法、基于CORDIC的逼近算法和分段线性逼近算法是最常用的逼近方法，但随着基数的增加，面积呈爆炸式增长，数字递推算法、基于CORDIC的逼近算法和分段线性逼近算法迭代需要多个时钟周期，不仅消耗更大的面积和时间，且使用功耗较大，鉴于此，我们提出基于PWL的浮点数对数计算架构。

发明内容

本发明的目的在于提供基于PWL的浮点数对数计算架构，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供基于PWL的浮点数对数计算架构，包括对数函数分割单元、宽度权衡单元、硬件描述语言单元和对数合成单元；

所述对数函数分割单元用于在预先设定的最大绝对误差和计算单元的分数位宽的限制下，将对数函数自动分割成几个最大的子段；

所述宽度权衡单元用于在分段数和分数位宽度之间进行了权衡；

所述硬件描述语言单元用于语言编写具体的硬件架构；

所述对数合成单元用于直接计算的浮点数对数；

所述对数函数分割单元将对数函数自动分割成几个最大的子段后，通过宽度权衡单元在分段数和分数位宽度之间进行了权衡，根据所述宽度权衡单元的结果，使用所述硬件描述语言单元进行编码，最后所述对数合成单元采用TSMC 90nm CMOS技术进行合成对数。

作为本技术方案的进一步改进，所述对数函数分割单元采用PWL方法的分段器算法，将非线性函数划分为若干个子部分。

作为本技术方案的进一步改进，所述对数函数分割单元包括线性函数计算模块、分段宽度计算模块、误差计算模块和误差优化模块；

所述线性函数计算模块用于计算线性函数，确定输入的所属段；

所述分段宽度计算模块用于计算分数位宽；

所述误差计算模块用于根据所述分段宽度计算模块计算的分数位宽评价PWL方法的分段器算法精度；

所述误差优化模块用于计算出分段截距的最优值；

通过使用移位和加法器来代替乘法器，但占用了多个23位输入加法器，而宽度较大的加法器增大了加法器的面积、时延和功率，因此，实现了71.21％的面积减少，32.20％的延迟和36.31％的功率，而不影响精度。

作为本技术方案的进一步改进，所述线性函数计算模块中的线性函数计算的公式如下：