[发明专利]一种基于增量综合的深度神经网络加速器协同设计方法有效
| 申请号： | 202110010198.1 | 申请日： | 2021-01-04 |
| 公开（公告）号： | CN112734011B | 公开（公告）日： | 2021-12-28 |
| 发明（设计）人： | 梁云;肖倾城 | 申请（专利权）人： | 北京大学 |
| 主分类号： | G06N3/04 | 分类号： | G06N3/04;G06N3/063;G06F15/78 |
| 代理公司： | 北京万象新悦知识产权代理有限公司 11360 | 代理人： | 黄凤茹 |
| 地址： | 100871*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 增量 综合 深度 神经网络 加速器 协同 设计 方法 | ||
本发明公布了一种基于增量综合的深度神经网络加速器协同设计方法，通过增量构造深度神经网络加速器，通过计算图修改检测方法识别上层应用的改变，再利用上层神经网络应用的改变修改层次化重用加速器硬件部分，减少深度神经网络加速器硬件的设计周期，从而提升加速器协同设计的效率。采用本发明方法，自动检测用户对深度神经网络进行的修改，通过多层次重用加速器设计参考，从而节省协同设计周期。同时，增量式生成的加速器可实现与人工设计的加速器相当的性能。
技术领域
本发明涉及加速器协同设计技术，尤其涉及一种基于增量综合的深度神经网络加速器硬件协同设计方法。
背景技术
深度神经网络(Deep Neural Network，DNN)因其接近甚至优于人类的出色准确率而收到越来越多的关注。从光学字符识别到语音动作识别，从行人识别到物体分类，深度神经网络已广泛应用于各个领域。DNN所要求的大量计算能力使得高性能、低功耗的神经网络加速器成为一种刚需。在各种硬件平台中，现场可编程门阵列(Field Programmable GateArray，FPGA)由于其可重新配置的特性，最常被用做深度学习加速器的原型验证，并且可在Microsoft Azure和Amazon Web Services等云服务中广泛使用。
深度神经网络及其加速器协同设计方法是指通过将DNN拓扑结构、运算与硬件加速器体系结构相对应，将DNN定制为加速器硬件。FPGA的可重配置特性使其非常适合协同设计方案。协同设计方法的另一个好处是，开发人员可以获取最终产品对结果质量的早期反馈，包括质量，性能，准确性和面积。通过协同设计硬件和软件，开发人员可以通过迭代修改或添加功能来完善设计。然而在典型的协同设计流程中，每当更改DNN软件时，都必须重新综合生成加速器硬件。
表1现有加速器协同设计工具的性能比较
项目 TVM[1],[2] DNNWeaver[3],[4] 架构 可编程 专用 性能 低 中 软件编译时间缩减 有 有 硬件综合时间缩减 无 无 协同设计代价 中 高
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