[发明专利]半导体器件和方法

说明书

本公开涉及半导体器件和方法。在实施例中，一种结构，包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与沟道区域相邻；第一层间电介质(ILD)层，位于源极/漏极区域之上；硅化物，位于第一ILD层和源极/漏极区域之间，硅化物与源极/漏极区域的顶表面和源极/漏极区域的底表面接触；以及第一源极/漏极接触件，具有第一部分和第二部分，第一源极/漏极接触件的第一部分设置在硅化物与第一ILD层之间，第一源极/漏极接触件的第二部分延伸穿过第一ILD层并且与硅化物接触。

技术领域

本公开涉及半导体器件和方法。

背景技术

半导体器件被用于例如各种电子应用中，例如，个人计算机、手机、数码相机和其他电子设备。通常通过以下方式来制造半导体器件：依次在半导体衬底之上沉积材料的绝缘或电介质层、导电层和半导体层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。

半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应当解决的其他问题。

发明内容

根据本公开的第一方面，提供了一种半导体器件结构，包括：栅极堆叠，位于衬底的沟道区域之上；源极/漏极区域，与所述沟道区域相邻；第一层间电介质(ILD)层，位于所述源极/漏极区域之上；硅化物，位于所述第一ILD层与所述源极/漏极区域之间，所述硅化物与所述源极/漏极区域的顶表面和所述源极/漏极区域的底表面接触；以及第一源极/漏极接触件，具有第一部分和第二部分，所述第一源极/漏极接触件的第一部分设置在所述硅化物与所述第一ILD层之间，所述第一源极/漏极接触件的第二部分延伸穿过所述第一ILD层并且与所述硅化物接触。

根据本公开的第二方面，提供了一种半导体器件结构，包括：栅极堆叠，位于衬底上；栅极间隔件，与所述栅极堆叠相邻；源极/漏极区域，与所述栅极间隔件相邻；硅化物，位于所述源极/漏极区域上，所述硅化物与所述栅极间隔件的侧壁接触；源极/漏极接触件，位于所述硅化物上，所述源极/漏极接触件与所述栅极间隔件的侧壁接触；以及层间电介质(ILD)层，位于所述源极/漏极接触件的下部上，所述ILD层围绕所述源极/漏极接触件的上部。

根据本公开的第三方面，提供了一种用于制造半导体器件的方法，包括：在源极/漏极区域之上沉积接触蚀刻停止层(CESL)；在所述CESL之上沉积层间电介质(ILD)层；在所述ILD层中蚀刻开口；利用第一蚀刻工艺将所述开口延伸穿过所述CESL，所述第一蚀刻工艺是各向异性的；

利用第二蚀刻工艺使所述开口的下部变宽，以在所述ILD层与所述源极/漏极区域之间形成底切，所述第二蚀刻工艺是各向同性的；在所述开口和所述底切中形成硅化物，所述硅化物与所述源极/漏极区域接触；以及在所述开口和所述底切中形成源极/漏极接触件，所述源极/漏极接触件与所述硅化物接触。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1示出了根据一些实施例的三维视图中的FinFET的示例。

图2和图3是根据一些实施例的制造FinFET的中间阶段的三维视图。

图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A和图14B是根据一些实施例的制造FinFET的其他中间阶段的横截面视图。

图15A和图15B是根据一些其他实施例的FinFET的横截面视图。

图16A和图16B是根据一些其他实施例的FinFET的横截面视图。