[发明专利]一种半导体芯片及其制造方法

说明书

本发明公开了一种半导体芯片及其制造方法。该半导体芯片的制造方法包括以下步骤：提供衬底，所述衬底中定义多个半导体芯片区域和位于相邻半导体芯片区域之间的切割道区域；形成围绕半导体芯片区域，位于切割道区域和半导体芯片区域之间的密封环；在半导体芯片切割道区域靠近密封环的边界位置形成保护槽；在切割道区域切割衬底，以将多个半导体芯片划分为单个的半导体芯片。该半导体芯片制造方法，能够降低划片工艺的难度，提高芯片的良品率。

技术领域

本发明涉及半导体器件技术领域，特别涉及一种半导体芯片及其制造方法。

背景技术

在现有的新型3D NAND产品构架中，存储单元区(Cell)和外围区(CMOS)制作在不同晶圆上，通过三维特种工艺将电路连接在一起，从背面打薄Cell所在的晶圆，然后将电路接出来，最后根据封装(Package)需求将铝垫(AL PAD)用钝化层(passivation film)和聚酰亚胺层(polyimide)保护起来。

在作为电子产片使用之前，需要将裸片(Die)分离出来(划片)，由于钝化层极其容易发生脱落，甚至损坏好的裸片，对划片工艺提出极高要求。在现有的划片方法中，工艺的有效窗口小，工艺难度大，必须严格控制移动划片刀的速度以及划片刀的转速，以减少划片时在芯片上产生崩碎现象。此外，一般切割刀片的最小切割宽度为40μm左右，切割道区域(scribe lane)宽度为75μm，切割中钝化层和聚酰亚胺层会向两边挤压，甚至会破坏芯片，造成良率损失。

因此，希望能有一种新的半导体芯片及其制造方法，能够克服上述问题。

发明内容

鉴于上述问题，本发明的目的在于提供一种新的半导体芯片及其制造方法，从而降低划片工艺的难度，提高芯片的良品率。

根据本发明的一方面，提供一种半导体芯片的制造方法，包括以下步骤：提供衬底，定义多个半导体芯片区域和位于相邻半导体芯片区域之间的切割道区域；形成围绕半导体芯片区域，且位于切割道区域和半导体芯片区域之间的密封环；在切割道区域靠近密封环的边界位置形成保护槽；在切割道区域切割所述衬底，以将多个半导体芯片划分为单个的半导体芯片。

优选地，围绕所述半导体芯片区域，且位于切割道区域和半导体芯片区域之间的密封环包括：在所述切割道区域和所述半导体芯片之间，蚀刻出围绕所述半导体芯片区域的环形槽；以及在所述环形槽中填充材料，形成所述密封环。

优选地，对所述切割道区域进行曝光以蚀刻得到所述保护槽和连接带，其中，所述保护槽下方未被蚀刻的部分为连接带。

优选地，所述制造方法还包括：在所述衬底上形成钝化层；在所述钝化层上形成聚合物层；以及对所述切割道区域中靠近密封环的边界位置的钝化层和/或聚合物层和/或衬底进行曝光蚀刻，形成所述保护槽。

优选地，所述在所述衬底上形成钝化层之前，所述制造方法还包括：在所述衬底上形成焊盘，其中，钝化层覆盖所述焊盘。

优选地，所述制造方法还包括：提供第一晶圆，在所述第一晶圆上形成存储单元区；提供第二晶圆，在所述第二晶圆上形成外围区；在所述第二晶圆上表面形成围绕所述半导体芯片区域，且位于切割道区域和半导体芯片区域之间的密封环；连接所述存储单元区和所述外围区；在所述切割道区域中邻近密封环的位置进行蚀刻，形成保护槽；以及经由所述切割道区域分割所述半导体芯片。

优选地，所述保护槽宽度的取值范围为2微米至6微米。

根据本发明的另一方面，提供一种半导体芯片，包括位于同一衬底上的多个半导体芯片单体，其特征在于，所述半导体芯片包括：

衬底，所述衬底中定义半导体芯片区域和位于相邻半导体区域之间的切割道区域用于多个半导体芯片单体的分割；所述半导体芯片单体位于所述半导体芯片区域；

密封环，设置在所述衬底上，用于保护所述半导体芯片单体；以及