[发明专利]阈值跟踪上电复位电路

权利要求书

1.一种上电复位电路即POR电路，其包括：

NFET分支，其包括：具有第一阈值电压的n沟道场效应晶体管即NFET；以及耦合在电源端子与所述NFET之间的第一静态偏置电流源；

PFET分支，其包括：具有第二阈值电压的p沟道场效应晶体管即PFET；以及耦合在接地端子与所述PFET之间的第二静态偏置电流源；以及

所述POR电路被配置为基于以下各项在输出端子处提供POR信号：所述第一阈值电压或所述第二阈值电压，以较大者为准；和电压裕度；其中所述输出端子耦合在所述PFET分支与所述第二静态偏置电流源之间。

2.根据权利要求1所述的POR电路，其中所述电压裕度基于以下至少一项是可调谐的：温度变量；操作频率；或所述NFET分支或所述PFET分支的过驱动电压即Vgs-Vth。

3.根据权利要求1所述的POR电路，其进一步包括耦合到所述NFET分支和所述PFET分支的开关，所述开关被配置为：提供所述POR信号；或响应于所述电源端子具有所述第二阈值电压而将所述PFET分支耦合到接地端子。

4.根据权利要求1所述的POR电路，其中所述NFET分支包括耦合到所述NFET的第一退化晶体管布置，并且所述PFET分支包括耦合到所述PFET的第二退化晶体管布置，并且所述第一退化晶体管布置和所述第二退化晶体管布置具有负阈值电压并被配置为改变纳安静态偏置。

5.根据权利要求4所述的POR电路，其进一步包括第一电阻器和第二电阻器，其中：

所述第一退化晶体管布置包括耦合到所述第一电阻器和所述NFET分支的NFET晶体管；所述第二退化晶体管布置包括耦合到所述第二电阻器和所述PFET分支的PFET晶体管；所述第一电阻器是第一电阻分压器的一部分，所述第一电阻分压器被配置为改变所述输出端子处的所述POR信号的POR跳变点变化；并且所述第二电阻器是第二电阻分压器的一部分，所述第二电阻分压器被配置为减小所述输出端子处的所述POR信号的跳变点延迟。

6.根据权利要求1所述的POR电路，其中所述NFET分支包括具有NFET栅极的NFET晶体管的堆叠，并且所述POR电路进一步包括耦合到所述NFET栅极并被配置为提供跳变点电压裕度的晶体管，所述跳变点电压裕度作为所述电压裕度的一部分根据温度而变化。

7.根据权利要求6所述的POR电路，其中所述PFET分支包括具有PFET栅极的PFET晶体管的堆叠，并且所述POR电路进一步包括耦合到所述PFET栅极并被配置为提供另一跳变点电压裕度的晶体管，所述另一跳变点电压裕度作为所述电压裕度的另一部分根据温度而变化，其中至少以下之一：所述PFET晶体管的堆叠或所述NFET晶体管的堆叠分别包括具有不同尺寸的不同类型的PFET或NFET的晶体管。

8.根据权利要求6所述的POR电路，其中与所述NFET栅极耦合的所述晶体管包括：

第一晶体管，其具有第一阈值电压；以及

第二晶体管，其具有低于所述第一阈值电压的第二阈值电压。

9.根据权利要求6所述的POR电路，其中所述PFET分支包括PFET晶体管的堆叠。

10.一种上电复位电路即POR电路，其包括：

NFET堆叠，其包括NFET；

PFET堆叠，其耦合到所述NFET堆叠，所述PFET堆叠包括PFET；

电源电压输入端，其耦合到所述NFET堆叠和所述PFET堆叠，所述POR电路被配置为在所述电源电压输入端处提供纳安静态偏置；以及

POR输出端子，在所述POR输出端子处所述POR电路被配置为通过跟踪所述NFET堆叠或所述PFET堆叠的最大阈值电压加上电压裕度来基于POR跳变点变化提供POR输出信号。

11.根据权利要求10所述的POR电路，其中所述POR跳变点变化包括小于50微秒的POR跳变延迟。