[发明专利]用于同步时间戳计数器的方法和设备在审

专利信息
申请号: 202080084726.1 申请日: 2020-11-19
公开(公告)号: CN114787744A 公开(公告)日: 2022-07-22
发明(设计)人: 艾米塔布赫·梅拉;大卫·M·达勒;理查德·M·博恩 申请(专利权)人: 超威半导体公司
主分类号: G06F1/12 分类号: G06F1/12;G06F9/30
代理公司: 上海胜康律师事务所 31263 代理人: 樊英如;张静
地址: 美国加利*** 国省代码: 暂无信息
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摘要:
搜索关键词: 用于 同步 时间 计数器 方法 设备
【说明书】:

一种用于在计算机系统中同步与处理器核心相关联的时间戳计数器(TSC)的方法和设备包括通过将与所述处理器核心相关联的TSC与TSC层次结构中的至少一个其他TSC同步来初始化与所述处理器核心相关联的TSC。一个或多个处理器核心被断电。在所述一个或多个处理器核心上电时,与所述处理器核心相关联的所述TSC与所述TSC层次结构中的所述至少一个其他TSC同步。

相关申请的交叉引用

本申请要求2019年12月19日提交的美国非临时专利申请号16/721,886的权益,其内容据此通过引用的方式并入本文。

背景技术

多核处理器系统中的一大挑战是使时间戳计数器(TSC)在可能以不同频率运行的所有不同核心之间保持同步。随着核心且甚至插槽之间的距离变大,这成为一个越来越困难的问题。另一个挑战是在电源管理事件(如CC1、CC6或其他睡眠状态)期间保持TSC同步。在传统设计中,每个核心逻辑在从时钟停止或睡眠状态唤醒时必须使用新的TSC值重新编程。

附图说明

可从结合附图以举例的方式给出的以下描述中获得更详细的理解,在附图中:

图1是其中可实现本公开的一个或多个特征的示例性装置的框图;

图2是包括多个核心的示例性处理器的示意图;并且

图3是同步时间戳计数器的示例性方法的流程图。

具体实施方式

尽管所述方法和设备将在下面更详细地展开,但这里包括对时间戳计数器(TSC)和同步的使用作为计算机系统的一个重要方面的简要描述。在计算机系统中,有时使用全局时间戳(GT)的概念很有用。GT是不断递增的值,它对所有处理器线程都是通用的,可用于指示全局事件完成顺序。该GT可以被单独的处理器线程用来协调活动并指示正确的顺序。这种机制通常用于分布式数据库系统中,以确定是否继续处理多步骤事务,或者是否由于依赖事务中使用比正尝试完成的事务的GT更新的GT调度的一个依赖事务发生更改而需要重新调度多步骤事务。存在可用于实现全局时间戳计数器(GTC)的软件机制,但这些机制通常涉及到共享变量的信号量事务,并且往往由于许多尝试更新单个共享位置的进程的通信开销和冲突解决而非常慢。替代地,处理器实现了每个物理处理器本地的时间戳计数器(TSC),以便快速访问并与所有其他TSC保持同步,以便全局地所有进程将在大致相同的时间段看到相同的值,避免了维护软件GTC的开销。为了使用这种机制,所有本地TSC必须始终彼此同步,而不管电源管理事件如何。

一种用于在计算机系统中同步与处理器核心相关联的时间戳计数器(TSC)的方法包括通过将与处理器核心相关联的TSC与TSC层次结构中的至少一个其他TSC同步来初始化与处理器核心相关联的TSC。一个或多个处理器核心被断电。在一个或多个处理器核心上电时,与处理器核心相关联的TSC与TSC层次结构中的至少一个其他TSC同步。

一种用于在计算机系统中同步时间戳计数器(TSC)的设备包括:包括多个处理器核心的处理器管芯、与多个处理器核心中的一个处理器核心相关联的第一TSC,以及在TSC层次结构中与第一TSC通信的第二TSC。通过使第一TSC与第二TSC同步来初始化第一TSC。在断电之后一个或多个处理器核心上电时,与处理器核心相关联的第一TSC与TSC层次结构中的第二TSC同步。

一种用于在计算机系统中同步与处理器核心相关联的时间戳计数器(TSC)的非暂时性计算机可读介质具有记录在其上的指令,当由处理器执行时,所述指令使处理器执行操作。所述操作包括通过将与处理器核心相关联的TSC与TSC层次结构中的至少一个其他TSC同步来初始化与处理器核心相关联的TSC,断电一个或多个处理器核心,以及在一个或多个处理器核心上电时,将与处理器核心相关联的TSC与TSC层次结构中的至少一个其他TSC同步。

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