[发明专利]半导体装置和成像装置

说明书

根据本公开的半导体装置包括层叠的多个基板(100A、200A)；形成在所述多个基板(100A、200A)中的至少一个中的半导体元件(TR、AMP)；和保护层元件(TF、TS)，其在所述多个基板(100A、200A)中的至少一个中形成为具有PN结，并且保护所述半导体元件(TR、AMP)。

技术领域

本公开涉及一种半导体装置和成像装置。

背景技术

存在用于层叠多个半导体基板的三维封装技术。例如，在成像装置中，已知的是将形成有像素区域的第一半导体基板和形成有逻辑电路的第二半导体基板进行层叠的构成(例如，参见专利文献1)。

引用文献列表

专利文献

专利文献1：日本特开第2010-245506号公报

发明内容

发明要解决的问题

在上述成像装置中，不能确保用于配置像素晶体管的足够空间。因此，例如，可以想到的是，进一步分割并层叠其中形成有光电转换元件的基板和其中形成有像素晶体管的基板。

然而，在这种构成中，例如，当光电转换元件的数量与像素晶体管的数量不同时，各个基板所需的面积可能不同。在层叠多个基板的情况下，需要使各个基板的面积相同。因此，存在着装置的芯片面积随着具有大的所需面积的基板而增大的问题。

因此，本公开提出了一种能够抑制芯片面积增大的半导体装置和成像装置。

问题的解决方案

根据本公开的半导体装置包括层叠的多个基板；形成在所述多个基板中的至少一个中的半导体元件；和保护元件，其在所述多个基板中的至少一个中形成为具有PN结，并且保护所述半导体元件。

附图说明

图1是示出根据本公开实施方案的成像装置的功能构成的示例的框图。

图2是示出图1所示的成像装置的示意性构成的示意性平面图。

图3是示出沿着图2所示的线III-III’截取的断面构成的示意图。

图4是图1所示的像素共享单元的等效电路图。

图5是示出多个像素共享单元和多个垂直信号线的连接模式的示例的图。

图6是示出图3所示的成像装置的具体构成的示例的示意性断面图。

图7A是示出图6所示的第一基板的主要部分的平面构成的示例的示意图。

图7B是示出焊盘部连同图7A所示的第一基板的主要部分的平面构成的示意图。

图8是示出图6所示的第二基板(半导体层)的平面构成的示例的示意图。

图9是示出像素电路和第一基板的主要部分连同图6所示的第一配线层的平面构成的示例的示意图。

图10是示出图6所示的第一配线层和第二配线层的平面构成的示例的示意图。

图11是示出图6所示的第二配线层和第三配线层的平面构成的示例的示意图。

图12是示出图6所示的第三配线层和第四配线层的平面构成的示例的示意图。

图13是用于说明到图3所示的成像装置的输入信号的路径的示意图。

图14是用于说明图3所示的成像装置的像素信号的信号路径的示意图。

图15是示出图8所示的第二基板(半导体层)的平面构成的变形例的示意图。

图16是示出第一配线层和第一基板的主要部分连同图15所示的像素电路的平面构成的示意图。