[发明专利]碳化硅半导体装置及其制造方法

说明书

将源极区域(8)做成具有由形成在基体区域(6)侧的外延生长层构成的第1源极区域(8a)、以及由与源极电极相接并且第1导电型杂质浓度比第1源极区域高的离子注入层构成的第2源极区域(8b)的结构。

关联申请的相互参照

本申请基于2019年2月27日提出的日本专利申请第2019－34380号和2020年1月22日提出的日本专利申请第2020－8376号，这里通过参照而引用其记载内容。

技术领域

本发明涉及具有由碳化硅(以下称作SiC)构成的MOS构造的半导体元件的SiC半导体装置及其制造方法。

背景技术

以往，作为提高沟道密度以使大电流流过的构造，有具有沟槽栅构造的SiC半导体装置。该SiC半导体装置为以下构造：在n型漂移层之上依次形成有p型基体(base)区域和n⁺型源极区域，以从n⁺型源极区域的表面将p型基体区域贯通而达到n⁺型漂移层的方式形成有沟槽栅。具体而言，在n型漂移层之上使p型基体区域外延生长之后，通过将n型杂质对p型基体区域进行离子注入而掺入，使p型基体区域的一部分反型为n型，形成n⁺型源极区域(例如，参照专利文献1)。

现有技术文献

专利文献

专利文献1：国际公开第2016/063644号手册

发明内容

但是，由于将n⁺型源极区域的整个区域用高浓度的n型杂质层形成，因此负载短路时的饱和电流值变大，无法得到SiC半导体装置的短路耐量。

此外，外延生长时的膜厚不均当所生长的膜厚越厚则越大，但由于离子注入的射程的不均不怎么大，所以离子注入后的p型基体区域的膜厚不均成为与外延生长的膜厚对应的不均。因此，在对于p型基体区域以离子注入的方式形成n⁺型源极区域的情况下，n⁺型源极区域的厚度的不均较少，p型基体区域的厚度的不均较大。因而，有产生阈值Vt的不均的问题。

此外，如果通过离子注入形成n⁺型源极区域，则由于离子注入时的损伤的影响，当形成了沟槽栅时，沟槽栅的侧面成为倾斜的状态。因此有如下课题：沟道迁移率下降，并且在沟槽入口侧，沟槽栅的宽度变宽，元件的微细化变得困难。

因此，本发明的发明人关于不仅通过外延生长形成p型基体区域、对于n⁺型源极区域也通过外延生长而形成进行了研究。这样，厚度的不均被分别分配给p型基体区域和n⁺型源极区域，所以能够使p型基体区域的厚度的不均变小。但是，为了使n⁺型源极区域外延生长，需要向外延生长装置内高浓度地导入n型掺杂剂气体，在n⁺型源极区域的形成后在外延生长装置内也残留n型掺杂剂，生长炉被污染。由此，在之后要形成p型层或n型层时发生掺杂剂混杂(contamination)，产生杂质浓度的管理不稳定的课题。

本发明的目的在于，提供能够实现短路耐量的提高、阈值Vt的不均及沟槽栅的侧面的倾斜得以抑制、并且能够容易地进行杂质浓度的管理的构造的SiC半导体装置及其制造方法。