[发明专利]通过XTACKING形成的用以提高存储器阵列效率并且实现缩放的新型3D交叉点存储器结构

说明书

提出了一种用于三维交叉点存储器的新型存储器接触方案，与某些已知接触方案相比，其允许在芯片或晶片上每单位面积更大的存储器密度。一种芯片包括支撑第一电子元件和第一多个垂直互连通道的第一晶片，第一电子元件包括位线解码器和字线解码器中的任何一个或者任何组合。该芯片还包括支撑第二电子元件和第二多个垂直互连通道的第二晶片，第二电子元件包括数据阵列。第一电子元件通过第一多个垂直互连通道和第二多个垂直互连通道与第二电子元件电子通信。在与数据阵列不同的晶片上提供字线或位线将提供提高的阵列效率、改善的路由以及更高的缩放灵活性。

技术领域

本公开总体上涉及三维电子存储器，并且更特别地，涉及降低相邻存储器单元中的编程电流和热串扰。

背景技术

通过改进工艺技术、电路设计、编程算法和制作工艺将平面存储器单元缩放到了更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制作技术变得具有挑战性且成本高昂。因而，平面存储器单元的存储器密度接近上限。三维(3D)存储器架构能够解决平面存储器单元中的密度限制。

在字线和位线彼此垂直形成时形成了3D交叉点存储器。存储器单元被形成为在WL和BL的交叉点处自对准。存储器单元具有在交叉的位线与字线之间延伸的垂直方柱形状。每条位线和字线通过从位线或字线延伸至解码器的触点连接至解码器。通过经由对应的解码器和触点激活对应的位线和字线而访问存储器单元。

位线和字线可以堆叠在多层中，以提供3D存储器架构。就堆叠层而言，诸如“上”和“下”的相对垂直方向术语一般地分别对应于离晶片或衬底更远或更近。从这一意义上来讲，解码器通常位于该堆叠层下方。因此，触点通常垂直于位线和字线延伸，从而将这些线连接至解码器。在一些3D存储器架构中，到位线或字线的顶层或底层的位线或字线触点布置在存储器阵列的两侧。由于存储器芯片由很多阵列构成，每一阵列被位线触点包围，因而位线触点区域占据晶片上空间的显著部分。因此，晶片上的存储器阵列的最大可能密度受到单一晶片上存储器阵列及其位线触点区域的容纳的限制。随着所集成的堆叠层的数量的增加，外围单元下(PUC)布置的阵列密度也受限制，因为任何互补金属氧化物半导体(CMOS)设计都将具有有限的空间来容纳用于堆叠层的支撑部或连接器。

因而，仍然需要缓解解码器区域对阵列密度的影响。

发明内容

包括以下发明内容是为了提供对本公开的各个方面和特征的基本理解。该发明内容并不是广泛综述，并且因而其并非旨在特别地标示关键或重要要素或者划定本公开的范围。其唯一的目的是以总结的形式来呈现概念。

根据一种布置，一种通过使用互补金属氧化物半导体管芯产生的存储器器件可以包括支撑第一电子元件和第一多个垂直互连通道的第一晶片，该第一电子元件包括逻辑控制电路以及位线解码器和字线解码器中的任何一个或者任何组合。该器件还可以包括支撑第二电子元件和第二多个垂直互连通道的第二晶片，第二电子元件包括数据阵列以及外围单元下结构。该第一多个垂直互连通道可以与该第二多个垂直互连通道电子通信，并且该第一电子元件通过该第一多个垂直互连通道和第二多个垂直互连通道与该第二电子元件电子通信。

根据一方面，该数据阵列可以是三维交叉点数据阵列。

根据一方面，该垂直互连通道为铜元件。

根据一方面，该第一多个垂直互连通道和第二多个垂直互连通道均可以包括一百万个垂直互连通道。

根据一方面，该第一多个垂直互连通道和第二多个垂直互连通道均可以包括超过一百万个垂直互连通道。

根据一方面，该第一电子元件可以包括数据阵列的操作所需的每一位线解码器和字线解码器。

根据一方面，该第二电子元件可以包括与第一电子元件所包括的解码器互补的一组解码器，使得该第一电子元件和第二电子元件组合包括数据阵列的操作所需的每一位线解码器和字线解码器。