[发明专利]半导体装置及其制造方法

说明书

本公开的一些实施例提供一种半导体装置，其包括衬底、沟道层、势垒层、p型掺杂III‑V族层、源极、漏极及经掺杂半导体层。沟道层设置于衬底上。势垒层设置于沟道层上。p型掺杂III‑V族层设置于势垒层上。闸极设置于p型掺杂III‑V族层上。源极及漏极设置于闸极的相对两侧。经掺杂半导体层具有靠近闸极的第一侧及远离闸极的第二侧。漏极覆盖经掺杂半导体层的第一侧。

技术领域

本公开系关于一半导体装置及其制造方法，特别系关于具有经掺杂半导体层之一半导体装置及其制造方法。

背景技术

包括直接能隙(direct bandgap)半导体之组件，例如包括三五族材料或III-V族化合物(Category:III-V compounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。上述半导体组件可包括异质接面双极晶体管(heterojunction bipolar transistor，HBT)、异质接面场效晶体管(heterojunction field effect transistor，HFET)、高电子迁移率晶体管(high-electron-mobility transistor，HEMT)，或调变掺杂场效晶体管(modulation-doped FET，MODFET)等。

由于HEMT中的缓冲层会捕获沟道层与势垒层之异质接面处的二维电子气(2DEG)，导致2DEG的电子浓度降低，使得HEMT的导通电阻增加。因此，有必要寻求新的半导体装置。

发明内容

本公开的一些实施例提供一种半导体装置，其包括衬底、沟道层、势垒层、p型掺杂III-V族层、源极、漏极及经掺杂半导体层。沟道层设置于衬底上。势垒层设置于沟道层上。p型掺杂III-V族层设置于势垒层上。闸极设置于p型掺杂III-V族层上。源极及漏极设置于闸极的相对两侧。经掺杂半导体层具有靠近闸极的第一侧及远离闸极的第二侧。漏极覆盖经掺杂半导体层的第一侧。

本公开的一些实施例提供一种半导体装置，其包括衬底、沟道层、势垒层、第一闸极、第二闸极、漏极、第一源极、第二源极、经掺杂半导体层。沟道层设置于衬底上。势垒层设置于沟道层上。第一闸极及第二闸极设置于势垒层上。漏极设置于第一闸极及第二闸极之间。第一源极及第二源极分别设置于第一闸极之远离漏极的一侧及第二闸极之远离漏极的一侧。经掺杂半导体层具有靠近第一闸极的第一侧及靠近第二闸极的第二侧。漏极覆盖经掺杂半导体层的第一侧及第二侧。

本公开的一些实施例提供一种半导体装置之制造方法。所述方法包括：提供衬底；形成沟道层于衬底上；形成势垒层于沟道层上；形成p型掺杂III-V族层于势垒层上；形成闸极于p型掺杂III-V族层上；形成经掺杂半导体层于势垒层上；以及形成源极及漏极于闸极的相对两侧，其中漏极覆盖经掺杂半导体层之靠近闸极的一侧。

附图说明

当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A所示为根据本案之某些实施例之一半导体装置之截面图；

图1B所示为图1A之半导体装置之等效电路图；

图2所示为根据本案之某些实施例之一半导体装置之截面图；

图3所示为根据本案之某些实施例之一半导体装置之截面图；

图4所示为根据本案之某些实施例之一半导体装置之截面图；

图5所示为根据本案之某些实施例之一半导体装置之截面图；

图6A所示为根据本案之某些实施例之一半导体装置之上视图；

图6B所示为根据本案之某些实施例之一半导体装置之上视图；