[实用新型]一种嵌入式转位机构运动控制器

说明书

本实用新型实施例提供的嵌入式转位机构运动控制器，包括：DSP数字信号处理器、FPGA可编程逻辑控制器、RAM存储器、接口电路、外围驱动电路和电源模块；DSP数字信号处理器通过数据总线和地址总线与FPGA可编程逻辑控制器连接；RAM存储器和电源模块分别与FPGA可编程逻辑控制器连接，电源模块还与DSP数字信号处理器相连；高速差分线路驱动器、模拟量转换器、六路施密特触发反相器、隔离数据收发器、光电耦合器、串口通讯基频晶振分别与FPGA可编程逻辑控制器连接，主频晶振与DSP数字信号处理器相连。采用基于DSP+FPGA的结构，利用FPGA芯片的可编程功能，配合控制使用驱动器、转换器、反相器、隔离数据收发器、光电耦合器、晶振，实现嵌入式转位机构控制器的主要功能。

技术领域

本发明涉及嵌入式控制器技术领域，具体涉及一种嵌入式转位机构运动控制器。

背景技术

一体化转位机构的运动控制系统是实现转位机构运动功能和达到技术性能指标的重要组成部分，主要模块包括：嵌入式运动控制器、驱动模块、电机及反馈系统。嵌入式运动控制器分别与驱动模块和反馈信息构成位置闭环系统，完成目标的运动控制。

鉴于传统的一体化转位机构中主控单片机通用性差、性能低下、编译复杂、电路板庞大，功能不可扩展等不足。

实用新型内容

为了解决传统一体化转位机构中主控单片机通用性差、性能低下、编译复杂、电路板庞大，功能不可扩展等问题，本实用新型结合一体化转位机构对高速性、精确度和稳定性等性能高要求的特点，提出了一种以32 位浮点DSP 芯片TMS320F28335 为核心，配合CycloneⅡ系列FPGA 为辅助处理器结构的嵌入式转位机构运动控制器，利用FPGA芯片的可编程功能，将串口通讯处理模块、码盘数据处理模块，输入输出处理模块集成其中，减少了控制器中集成芯片的数量，缩小了电路板尺寸，体积小、功耗低，集成度高，可靠性高。其具体技术方案如下：

为实现上述目的，本发明实施例提供一种嵌入式转位机构运动控制器，包括：

DSP数字信号处理器、FPGA可编程逻辑控制器、RAM存储器、接口电路、外围驱动电路和电源模块；其中，所述DSP数字信号处理器通过数据总线和地址总线与所述FPGA可编程逻辑控制器连接；所述RAM存储器和所述电源模块分别与所述FPGA可编程逻辑控制器连接，所述电源模块还与所述DSP数字信号处理器相连；

其中，高速差分线路驱动器、模拟量转换器、六路施密特触发反相器、隔离数据收发器、光电耦合器、串口通讯基频晶振分别与所述FPGA可编程逻辑控制器连接，主频晶振与所述DSP数字信号处理器相连。

进一步的，所述高速差分线路驱动器采用26CLV31或26CLV32；所述模拟量转换器采用AD5754；所述六路施密特触发反相器采用54HC14；所述隔离数据收发器采用ADM2582；所述光电耦合器采用GH3201J-4；所述主频晶振为30MHz，所述串口通讯基频晶振为14.745630MHz；所述DSP数字信号处理器采用32位浮点芯片TMS320F28335；所述FPGA可编程逻辑控制器采用CycloneⅡ系列芯片中的EP2C8Q208C8。

进一步的，所述DSP内部集成有与CPU相连的片内FLASH、片内RAM、时钟锁相环模块、增强型ECAP模块、两个增强型EQEP模块，以及电源接口、晶振接口、码盘信号接口、D/A芯片接口、SRAM接口、FPGA片内双端口RAM接口。

进一步的，所述FPGA内部集成8256 个逻辑单元，138 个用户I/O，36 个M4KRAM和2个锁相环。

进一步的，所述FPGA的I/O 口支持3.3 V LVTTL 电平，与DSP 管脚电平兼容。