[实用新型]一种带稳定电平转换器的串并转换电路

权利要求书

1.一种带稳定电平转换器的串并转换电路，其特征在于，包括电平转换单元、电压产生单元、通信单元和上电复位单元，

所述电平转换单元的输入端分别连接外部TTL数据、时钟CLK、并行时钟DARY，所述电平转换单元的输出端分别连接所述通信单元，为通信单元提供输入数据和时钟的DCFL数据串口信号；所述电压产生单元的输出端分别与通信单元及上电复位单元的输入端连接，为通信单元及上电复位单元供电；

所述通信单元包括若干位由D触发器构成的移位寄存器和若干位由D触发器构成的并行转换器，所述移位寄存器用以接收输入的DCFL数据串口信号，将并将上述串口信号转换为并口信号传输给所述并行转换器，所述并行转换器将转换后的并口信号输出；

所述上电复位单元的输入端与通信单元输出端连接，其用以在断电后重新上电时，实现电平复位的功能。

2.根据权利要求1所述的一种带稳定电平转换器的串并转换电路，其特征在于，所述电平转换单元包括数据包括数据输入端IN、第一至第九电阻、第一至第五晶体管、第一至第三二极管、电源VEE、地GND和数据输出端OUT；

其中，第一电阻R1的一端与数据输入端IN连接，另一端与第二电阻R2相接后连至第一晶体管Q1的基极；第三电阻R3的一端分别和第四电阻R4和第五电阻R5相连，第四电阻R4的另一端和第一晶体管Q1的集电极相连，第五电阻R5的另一端和第二晶体管Q2的集电极相连后接至第五晶体管Q5的基极；第一晶体管Q1和第二晶体管Q2的发射极相连后接至第三晶体管Q3的集电极；第六电阻R6的一端在连接第四晶体管Q4的基极和集电极后构成偏置电压输入端，接至第三晶体管Q3的基极，第七电阻R7和第八电阻R8相连后构成参考电压输入端，接至第二晶体管Q2的基极；第五晶体管Q5的发射极依次连接第一二极管D1、第二二极管D2、第三二极管D3，再接至第九电阻R9的一端后组成输出端OUT；第一电阻R1、第三电阻R3、第六电阻R6、第七电阻R7的另一端和第五晶体管的集电极相连后接地GND；第二电阻R2、第八电阻R8和第九电阻R9的另一端和第三晶体管Q3、第四晶体管Q4的发射极相连后接至电源VEE。

3.根据权利要求1所述的一种带稳定电平转换器的串并转换电路，其特征在于，所述电压产生单元包括第十电阻R10、第十一电阻R11、第十二电阻R12、第六晶体管Q6、电源VEE、地GND和电压输出端VS；

其中，第十电阻R10和第十一电阻R11相连后接至第六晶体管Q6的基极；第六晶体管Q6的发射极和第十二电阻R12相连后组成电压输出端VS；第十电阻R10的另一端和第六晶体管Q6的集电极相连后接地；第十一电阻R11和第十二电阻R12的另一端相连后接电源VEE。

4.根据权利要求1所述的一种带稳定电平转换器的串并转换电路，其特征在于，所述通信单元包括一个若干位移位寄存器和若干位并行转换器，所述并行转换器包括若干个D触发器，D触发器是两个由第十三电阻R13、第十四电阻R14、第七到第十二晶体管构成的锁存器级联而成；所述移位寄存器是若干个由两个锁存器构成的D触发器级联而成；

其中，数据输入正端INP与第七晶体管Q7的基极连接；数据输入负端INN与第九晶体管Q9的基极连接；时钟CLK和第八晶体管Q8、第十晶体管Q10的基极相连；第十三电阻R13的一端和第七晶体管Q7的集电极连接后，接至第十一晶体管Q11的集电极和第十二晶体管Q12的基极，再引出为数据输出正端OUTP；第七晶体管Q7的发射极与第八晶体管Q8的集电极相连；第十四电阻R14的一端和第九晶体管Q9的集电极连接后，接至第十一晶体管Q11的基极和第十二晶体管Q12的集电极，再引出为数据输出负端OUTN；第九晶体管Q9的发射极与第10晶体管Q10的集电极相连；第十三电阻R13和第十四电阻R14的另一端相连后接至电压产生单元的输出VS；第八晶体管Q8、第十晶体管Q10、第十一晶体管Q11、第十二晶体管Q12的发射极相连后接电源VEE。

5.根据权利要求1所述的一种带稳定电平转换器的串并转换电路，其特征在于，所述上电复位单元包括第十五R15、第十六电阻R16、第一电容C1、第一反相器N1、第四二极管D4和第十三晶体管Q13；

其中，第十五电阻R15和第一电容C1的上极板连接后，接至第一反相器N1的输入端；第一反相器N1的输出端与第十六电阻R16的一端相连；第十六电阻R16的另一端与第四二极管的正向端相连；第四二极管的负向端与第十三Q13的基极相连；第十三Q13的集电极与数据并行转换器的数据输出正端相连；第十三Q13的发射极和第一电容的下极板相连后接电源VEE，第十五电阻R15的另一端接电压产生单元的输出VS。