[实用新型]一种低复杂度1比特信号解码器

说明书

一种低复杂度1比特信号解码器，包括计数器模块、固定减法模块、M个解码器子模块以及输出控制信号产生模块；计数器模块输入复位信号与时钟信号，M个解码器子模块组成并行运算处理单元，M‑1个固定减法模块一一对应的设置在计数器模块与解码器子模块之间，相邻解码器子模块的地址数值相差L；M个解码器子模块的数据输入均为1比特的数字信号流，使能端均连接输出控制信号产生模块，输出均为N比特的数字信号流。本实用新型具有极低的复杂度和功耗，适合高速数据的处理，能够以集成电路的形式实现，适用于高带宽的信号处理。

技术领域

本实用新型属于信号处理领域，具体涉及一种低复杂度1比特信号解码器。

背景技术

数字信号处理技术已经越来越普及，为很多领域带来了前所未有的进步，电子信息技术和集成电路技术的发展使得在越来越多的领域要将模拟信号转换为数字信号以便进一步的使用数字信号处理方法进行特定的处理。1比特数字流电平信号是一种以高速1比特逻辑电平跳变的方式来传送低速模拟信号或者低速多比特数字信号的方法。上述1比特数字流电平信号可以是脉冲密度调制(PDM)或者脉冲宽度调制(PWM)，但不限于以上两种信号调制形式。转换后的多比特数字信号可以是脉冲编码调制信号(PCM)，同样也不限于这一种可能。

现有的技术使用“滤波+降采样”的操作完成解码，在实现方式上，通常的做法有两种：第一种为“基于多级滤波器的解码算法”，该方法采用级联多级低通滤波加降采样的方式完成，通常多级模块分别使用级联梳状数字滤波器、其他类型的FIR数字滤波器完成低通滤波之后按一定的倍数进行降采样，然后送入下一级降采样模块，也就是每一级完成低通滤波和一定倍数的降采样，多级级联后总的降采样倍数等于各个级降采样倍数的乘积。最后使用频响补偿滤波器统一修正前级滤波造成的频响曲线非理想特性。如图1所示，一个滤波加Lp倍降采样的1比特数字信号流到N比特低速信号流解码器将整个过程分成了多级进行，每一级的滤波器可以是FIR低通滤波器，也可以是CIC(级联梳状滤波器)或者任何类型的数字滤波模块；最后一级为补偿滤波器，一般为了补偿前面所有滤波器带来的非理想特性。这种方法的主要缺点：1.结构复杂，除了第一级的滤波器输入数据位宽为1比特之外，其余各级滤波器的数据位宽都远远大于1比特，为了进行滤波运算必须使用较多的大位宽卷积运算，这将占用较多乘法器资源，大大增加复杂度；2.由于使用了较长阶数的卷积运算中的乘加运算逻辑深度较深，延迟较大，因此处理的吞吐率不容易做高，高速处理性能受限。3.功耗较大，这是由于使用了较多用于实现数字滤波的大位宽移位寄存器来实现每一级信号数据通路缓存造成的。

第二种为使用“频域滤波解码算法”进行1比特数字信号流到N比特低速信号流解码，主要缺点也是复杂度较高，一般会使用FFT等复杂数字信号处理手段将信号的滤波和抽取变换到频域处理，在输出前再变换到时域，由于此类操作需要对数据进行分帧和缓存处理，占用逻辑资源比较多，功耗也很难控制得比较低，运行速度和数据吞吐率也很受限制。

实用新型内容

本实用新型的目的在于针对上述现有技术中传统解码方式的复杂度较高以及运行速度和数据吞吐率受限的问题，提供一种低复杂度1比特信号解码器，具有极低的复杂度和功耗，适合高速数据的处理，能够以集成电路的形式实现，适用于高带宽的信号处理。

为了实现上述目的，本实用新型有如下的技术方案：

一种低复杂度1比特信号解码器，包括一个计数器模块、M-1个固定减法模块、M个解码器子模块以及一个输出控制信号产生模块，M为整数且M≥1；

计数器模块输入复位信号与频率为Fs的时钟信号，M个解码器子模块组成并行运算处理单元，M-1个固定减法模块一一对应的设置在计数器模块与第2至M个解码器子模块之间；第一个解码器子模块直接采集计数器模块输出的值作为地址输入，M-1个固定减法模块对计数器模块输出的地址分别减去(j-1)L发送给第2至M个解码器子模块作为地址输入，2≤j≤M，L为整数且L≥1，使相邻解码器子模块的地址数值相差L；M个解码器子模块的数据输入均为1比特的数字信号流，使能输出端均连接输出控制信号产生模块，数据输出均为N比特的数字信号流。