[实用新型]一种片上系统有效

专利信息
申请号: 202022694761.5 申请日: 2020-11-18
公开(公告)号: CN214098422U 公开(公告)日: 2021-08-31
发明(设计)人: 赵方亮;毛思琪;孙莉莉;王常慧;崔明章 申请(专利权)人: 广东高云半导体科技股份有限公司
主分类号: G06F15/78 分类号: G06F15/78;G06F13/42
代理公司: 深圳市威世博知识产权代理事务所(普通合伙) 44280 代理人: 何倚雯
地址: 广东省广州市黄埔*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 系统
【权利要求书】:

1.一种片上系统,其特征在于,所述片上系统包括FPGA内核;

所述FPGA内核包括至少一个第一数据接口、至少一个第二数据接口以及数据转换模块,所述第一数据接口和所述第二数据接口均连接于所述数据转换模块;

其中,所述第一数据接口用于连接传输第一协议数据的第一外部设备,所述第二数据接口用于连接传输第二协议数据的第二外部设备,所述数据转换模块用于进行所述第一协议数据与所述第二协议数据之间的转换,所述第一协议数据和所述第二协议数据采用不同的传输协议。

2.根据权利要求1所述的片上系统,其特征在于,所述数据转换模块包括依次连接的第一数据编解码器、数据转换电路、第二数据编解码器,所述第一数据编解码器还连接于所述第一数据接口,所述第二数据编码器还连接于所述第二数据接口;

其中,所述第一数据编解码器和第二数据编解码器用于对输入的数据进行编码或解码,所述数据转换电路用于将所述第一数据编解码器或第二数据编解码器输出的数据转换成第二协议数据所需的格式类型数据或第一协议数据所需的格式类型数据。

3.根据权利要求2所述的片上系统,其特征在于,所述数据转换模块为桥接器,和/或,所述数据转换电路包括串并转换电路。

4.根据权利要求2所述的片上系统,其特征在于,所述片上系统还包括时钟信号产生电路,所述时钟信号产生电路连接于所述第二数据接口和/或第二数据编解码器,用于为所述第二数据接口和/或第二数据编解码器提供时钟信号。

5.根据权利要求4所述的片上系统,其特征在于,所述时钟信号产生电路由所述FPGA内核的锁相环电路和逻辑资源构成。

6.根据权利要求1所述的片上系统,其特征在于,所述片上系统还包括MCU内核;所述数据转换模块通过系统总线与所述MCU内核连接。

7.根据权利要求6所述的片上系统,其特征在于,所述数据转换模块包含的第一数据编解码器和第二数据编解码器分别通过所述系统总线与所述MCU内核连接。

8.根据权利要求6所述的片上系统,其特征在于,所述片上系统还包括第一数据控制器,所述第一数据接口通过所述第一数据控制器与所述数据转换模块连接,所述第一数据控制器用于确定所述第一数据接口所使用的总线标准,并通过所述数据转换模块将所述总线标准反馈至所述MCU内核。

9.根据权利要求8所述的片上系统,其特征在于,所述第一数据控制器由所述FPGA内核的内部资源实现。

10.根据权利要求1至9任一项所述的片上系统,其特征在于,所述第一数据接口为USB接口,所述第二数据接口为JTAG接口。

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