[实用新型]一种堆叠态半导体芯片结构有效
| 申请号： | 202022035136.X | 申请日： | 2020-09-17 |
| 公开（公告）号： | CN213483708U | 公开（公告）日： | 2021-06-18 |
| 发明（设计）人： | 涂波;郑香奕 | 申请（专利权）人： | 深圳市洁简达创新科技有限公司 |
| 主分类号： | H01L21/205 | 分类号： | H01L21/205;H01L21/02;H01L21/3213 |
| 代理公司： | 广东合方知识产权代理有限公司 44561 | 代理人： | 许建成 |
| 地址： | 518109 广东省深圳市龙华*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 一种 堆叠 半导体 芯片 结构 | ||
1.一种堆叠态半导体芯片结构，其特征在于：包括基板，在所述基板上依次堆叠设置P型半导体层和N型半导体层，所述P型半导体层和所述N型半导体层相间设置，所述P型半导体层至少为2层，所述N型半导体层至少为2层。
2.根据权利要求1所述的堆叠态半导体芯片结构，其特征在于：所述基板与一层所述P型半导体层相邻。
3.根据权利要求1所述的堆叠态半导体芯片结构，其特征在于：所述基板与一层所述N型半导体层相邻。
4.根据权利要求1所述的堆叠态半导体芯片结构，其特征在于：在所述P型半导体层中设置有P阱P－WELL。
5.根据权利要求4所述的堆叠态半导体芯片结构，其特征在于：至少在部分所述P型半导体层中设置有导电层和绝缘层。
6.根据权利要求5所述的堆叠态半导体芯片结构，其特征在于：所述导电层和所述绝缘层占据所述P型半导体层的局部区域。
7.根据权利要求6所述的堆叠态半导体芯片结构，其特征在于：在所述P阱中设置有P型重渗杂区P+。
8.根据权利要求7所述的堆叠态半导体芯片结构，其特征在于：所述导电层、所述绝缘层、所述P阱和所述P型重渗杂区以结构方式和/或连线方式构成场效应管、电容或者电阻等器件。
9.根据权利要求1所述的堆叠态半导体芯片结构，其特征在于：在所述N型半导体层中设置有N阱N－WELL。
10.根据权利要求9所述的堆叠态半导体芯片结构，其特征在于：至少在部分所述N型半导体层中设置有导电层和绝缘层。
11.根据权利要求10所述的堆叠态半导体芯片结构，其特征在于：所述导电层和所述绝缘层占据所述N型半导体层的局部区域。
12.根据权利要求11所述的堆叠态半导体芯片结构，其特征在于：在所述N阱中设置有N型重渗杂区N+。
13.根据权利要求12所述的堆叠态半导体芯片结构，其特征在于：所述导电层、所述绝缘层、所述N阱和所述N型重渗杂区以结构方式和/或连线方式构成场效应管、电容或者电阻等器件。
14.根据权利要求1所述的堆叠态半导体芯片结构，其特征在于：
所述基板的厚度设为500μm至10000μm，所述P型半导体层和所述N型半导体层的厚度设为0.1μm至10μm。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
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