[实用新型]防漏电采样保持电路

说明书

本实用新型揭示了一种防漏电采样保持电路，包括采样电压输入端(VIN)、与之串联的第二开关电容电路(2)和采样电压输出端(VO)，所述第二开关电容电路(2)包括第二采样开关(S2)和与之串联的第二电压保持电容(C2)，所述第二电压保持电容(C2)一端接地，另一端与所述采样电压输出端(VO)连接，所述第二采样开关(S2)设置在所述采样电压输入端(VIN)和所述采样电压输出端(VO)之间，其特征在于：所述防漏电采样保持电路还包括至少一个电压跟随电路(1)，所述电压跟随电路(1)设置在所述采样电压输出端(VO)和所述第二开关电容电路(2)之间。

技术领域

本实用新型涉及一种防漏电采样保持电路。

背景技术

常见的采样保持电路，如图5所示，包括采样开关S和电压保持电容C。在实际应用当中，开关S通常由MOS开关管来实现，具体方式包括NMOS管和PMOS 管以及两者并联等方式。如图6所示为由NMOS管作为开关管S的采样保持电路, 具体工作方式如下:

当VG为高电平时，NMOS开启(即开关S1闭合)，经过一定稳定时间后，VO1＝VIN1，即电容C上的电压等于被采样电压VIN；当VG为低电平时，NMOS管关断(即开关S1断开)，电容C上存储的电荷保持不变，从而输出电压VO保持不变，即等于开关断开前的输出电压VIN；如果NMOS开关管断开之后VIN电压发生变化，VO电压仍然保持不变，从而实现了输入电压的采样和保持。

但是实际上，在上述采样保持电路(如图1、图2所示电路)中采用MOS管作为开关时，存在电容上的电荷在保持阶段的出现泄漏问题。如图2所示，当 VG为低电平时，NMOS管关断(即开关S1断开)，此时若VIN1发生变化，则电容上的电压VO1与输入电压VIN1不相等，NMOS管源极和漏极之间的电压差 VDS＝VO1-VIN1，导致NMOS管源漏极之间有一个微小的漏电流ILK，且ILK的大小与VDS成正比，即I_LK∝V_DS，此时漏电流会导致输出电压VO1发生变化，不能完全保持NMOS管断开前VIN1的电压值，从而产生误差：

当VDS＝VO1-VIN10时，会导致VO1向VIN1漏电，使VO1电压下降；

当VDS＝VO1-VIN10时，会导致VIN1向VO1漏电，使VO1电压上升。

由可知，在相同时间间隔内，如果ILK越大，则VO1的电压变化越大，即VO1与NMOS断开前VIN1电压之间的误差ΔV越大；同样，采样时间间隔越大，该误差ΔV越大。

当图1中的开关S采用PMOS或者NMOS与PMOS并联的方式实现时，同样存在MOS管漏电引起的输出电压变化。

因此，为了解决上述问题，需要提出一种新的技术方案。

实用新型内容

本实用新型的目的在于针对现有技术中的上述缺陷，提供一种防漏电采样保持电路，该防漏电采样保持电路中采用的MOS开关管可以是NMOS管、也可以是PMOS管或者两者组成的互补型MOS开关(传输门)；电压跟随电路可以有多种实现方式,包括：利用各种运算放大器实现的增益为1的放大器，或者利用NPN 管、PNP管、N型MOS管和P型MOS管的多种组合实现的增益近似为1的跟随器等等。

为实现上述实用新型目的，本实用新型采用了如下技术方案：

一种防漏电采样保持电路，包括采样电压输入端、与之串联的第二开关电容电路和采样电压输出端，所述第二开关电容电路包括第二采样开关和与之串联的第二电压保持电容，所述第二电压保持电容一端接地，另一端与所述采样电压输出端连接，所述第二采样开关设置在所述采样电压输入端和所述采样电压输出端之间，其特征在于：所述防漏电采样保持电路还包括至少一个电压跟随电路，所述电压跟随电路设置在所述采样电压输出端和所述第二开关电容电路之间。