[实用新型]电子装置、电子电路和电子系统

说明书

本公开涉及电子装置、电子电路和电子系统。该电子电路用于针对软误差的稳健保护。该电子电路包括第一组存储元件，该第一组存储元件耦接到并被配置为在第一组时间对一组数据输入进行采样。该电子电路包括第二组存储元件，该第二组存储元件耦接到并被配置为在第二组时间对该组数据输入进行采样。第一奇偶发生器为该组数据输入生成第一奇偶校验，并且第二奇偶发生器为第一组存储元件的输出生成第二奇偶校验。误差校正单元比较第一奇偶校验和第二奇偶校验，以检测电路中误差条件的发生。误差校正单元可以由于所检测到的误差条件来控制电路的输出或操作特性。

技术领域

本公开涉及顺序存储电路，并且更具体地，涉及软容错顺序存储电路。

背景技术

单粒子效应(Single Event Effects，SEE)(其为电气电路的电中断)可以由穿过电路中的敏感节点的粒子(例如，离子、质子)引起。由于纳米级技术的发展，近年来SEE粒子对硅的冲击已经成为器件故障和失灵的主要原因。在航空航天和医疗应用中，例如，在电子组件的单个故障可能对人类生命造成灾难性影响的情况下，必须不惜一切代价避免这种故障。即使在诸如运输和电信的不太敏感的技术领域，电子组件的故障也可能造成巨大的经济损失。

SEE可以分为至少两类：单粒子翻转(Single Event Upsets，SEU)和单粒子瞬态(Single Event Transients，SET)。在SEU中，当顺序元件中的存储值被改变为粒子冲击时，可能发生失灵或故障。在SET中，当由于组合路径中的转换延迟，不正确的值被锁存或存储到顺序元件中时，可能发生失灵或故障。

已经开发了旨在改进针对辐射和粒子冲击的耐受性的电路设计，大多数电路设计聚焦于实现器件的冗余。工业中采用的流行方法包括双互锁存储单元(DICE)、三模块冗余(TMR)和双模块冗余(DMR)等。在这些方法中，TMR设计示出一些有前途的针对冲击的耐受性；然而，迄今为止，针对SET和SEU两者稳健的电路设计使开发人员望而却步。TMR设计在某种程度上对SEU是容忍的，但是无法提供针对由于SET引起的失灵或故障的保护。

此外，现有的设计牺牲了成本和性能以获得稳健。例如，TMR设计具有高成本和功率要求，而当与至少一些其他配置相比时，这种TMR设计的性能受到限制。设计对SEU和SET两者稳健并且具有高性能和低成本特性的电路已经被证明是一个困难的挑战。

实用新型内容

鉴于上述针对SET和SEU两者的电路设计所面临的问题，本公开的实施例旨在提供具有改进的稳健性的电子电路、电子装置和电子系统。

本公开的实施例提供了一种电子装置，包括：一组数据输入；第一时钟，具有第一时钟信号；第二时钟，具有不同于所述第一时钟信号的第二时钟信号；第一组存储元件，耦接到所述一组数据输入并耦接到所述第一时钟；第二组存储元件，耦接到所述一组数据输入并耦接到所述第二时钟；第一奇偶发生器，耦接到所述一组数据输入；第二奇偶发生器，耦接到所述第一组存储元件；以及误差校正单元，耦接到所述第一奇偶发生器和所述第二奇偶发生器。

在一些实施例中，电子装置还包括：奇偶存储元件，耦接在所述第一奇偶发生器与所述误差校正单元之间。

在一些实施例中，电子装置还包括：延迟单元，耦接在所述第一奇偶发生器与所述奇偶存储元件之间。

在一些实施例中，所述奇偶存储元件被耦接到所述第一时钟。

在一些实施例中，所述的电子装置还包括：一组输出选择单元，耦接到所述第一组存储元件并耦接到所述第二组存储元件。

在一些实施例中，所述一组输出选择单元响应于来自所述误差校正单元的信号，输出所述第一组存储元件的第一输出或所述第二组存储元件的第二输出。