[实用新型]一种运算服务器的时钟拓扑结构

说明书

本实用新型提供了一种运算服务器时钟拓扑结构，包括晶振与芯片阵列，所述芯片阵列由多个矩阵排布的计算芯片构成，所述计算芯片中具有缓冲器，所述缓冲器具有时钟输入端、第一时钟输出端与第二时钟输出端，所述晶振与位于芯片阵列的第一列中的第一个计算芯片的时钟输入端相连，第一列中的计算芯片的第一时钟输出端依次连接同列的下一个计算芯片的时钟输入端；每一行中的计算芯片的第二时钟输出端依次连接同行的下一个计算芯片的时钟输入端。采用这种时钟拓扑结构，能够大幅提升单颗晶振所支持的芯片数量，减少了晶振的使用数量，从而降低了制作成本。

技术领域

本实用新型涉及区块链技术领域，尤其涉及一种运算服务器的时钟拓扑结构。

背景技术

现有的运算服务器通常采用芯片阵列的布局。在这种布局中，通常由一颗外部晶振作为时钟源来驱动多颗计算芯片，对于计算芯片而言，时钟信号的质量，直接决定了电路能否稳定的运行。因此在芯片阵列系统中，选择合理有效的时钟拓扑结构尤为重要。如果拓扑选择不合适，就会引入过冲、抖动等问题，从而影响时钟信号质量，甚至有可能导致运算服务器运行出现异常。目前行业常用的时钟信号拓扑方式为两种：一种如图3所示，每组芯片配置一颗外部晶振作为时钟源。这种方式能够保证时钟信号质量，但成本较高。一种如图4所示，采用串联方式，将一定数量芯片的时钟信号级联起来，由于时钟信号每经过一个芯片都会引入新的抖动，为保证时钟信号质量，每颗晶振只能驱动有限数量的芯片，因此仍然需要配置多颗晶振来实现其运行，降成本的效果有限。

实用新型内容

本实用新型所要解决的技术问题是提供一种运算服务器的时钟拓扑结构，在保证时钟质量的同时，大幅提高单个晶振所能驱动的芯片数量，从而降低制造成本。

本实用新型采用如下方式解决该技术问题：一种运算服务器的时钟拓扑结构，包括晶振与芯片阵列，所述芯片阵列由多个矩阵排布的计算芯片构成，所述计算芯片中具有缓冲器，所述缓冲器具有时钟输入端、第一时钟输出端与第二时钟输出端，所述晶振与位于芯片阵列的第一列中的第一个计算芯片的时钟输入端相连，第一列中的计算芯片的第一时钟输出端依次连接同列的下一个计算芯片的时钟输入端；每一行中的计算芯片的第二时钟输出端依次连接同行的下一个计算芯片的时钟输入端。

可见，采用这样的结构，时钟信号在到达第N行，第M列的计算芯片之前(N，M均为自然数)，共流经了(M+N-2)个芯片，当(M+N-2)达到单个晶振所能够驱动的芯片数量极限时，一共可以支持M·N个计算芯片的正常运行，大幅提高了单个晶振所驱动的芯片数量。

作为本实用新型的一种优选实施方式，所述芯片阵列的行数和列数相等，以使单个晶振支持的芯片数量最大化。

综合以上，本实用新型的时钟拓扑结构，能够大幅提升单颗晶振所支持的芯片数量，减少了晶振的使用数量，从而降低了制作成本。

附图说明

下面结合图片来对本实用新型进行进一步的说明：

图1为本实用新型的拓扑结构的示意图；

图2为计算芯片的内部结构示意图；

图3为现有的一种拓扑结构示意图；

图4为现有的另一种拓扑结构的示意图；

其中：100-晶振，200-芯片阵列，201-计算芯片，202-缓冲器，203-时钟输入端，204-第一时钟输出端，205-第二时钟输出端。

具体实施方式

以下通过具体实施例来对本实用新型进行进一步阐述：

如图1所示，一种运算服务器的时钟拓扑结构，包括晶振100与芯片阵列200。