[实用新型]随机存储器、数据读写装置

说明书

本申请公开了一种随机存储器、数据读写装置，该随机存储器包括多个存储块，多个存储块中未进行数据读写操作的存储块被配置于不被提供使能信号和/或时钟信号；其中，多个存储块是根据随机存储器的深度或位宽划分得到的。通过上述方式，在对随机存储器的有效深度或位宽进行操作时，运用实际需求数量的存储块工作，将其他存储块的使能关闭，以达到降低功耗的目的。

技术领域

本申请涉及数据存储技术领域，特别是涉及一种随机存储器、数据读写装置。

背景技术

在FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)，芯片等硬件设计中，功耗是电路性能的重要指标之一。随机存储器的功耗在电路整体功耗中占据了很大的权重。但是在硬件设计中，避免不了使用随机存储器对数据进行缓存和处理。所以，如何降低RAM的功耗，是一个值得关注的问题。

实用新型内容

为了解决上述问题，本申请提供一种随机存储器、数据读写装置，在对随机存储器的有效深度或位宽进行操作时，运用实际需求数量的存储块工作，将其他存储块的使能关闭，以达到降低功耗的目的。

本申请采用的一种技术方案是提供一种随机存储器，该随机存储器包括多个存储块，多个存储块中未进行数据读写操作的存储块被配置于不被提供使能信号和/或时钟信号；其中，多个存储块是根据随机存储器的深度或位宽划分得到的。

其中，存储块中的存储单元按照预设矩形阵列排布，预设矩形的长度和宽度的差值小于设定阈值。

其中，预设矩形为正方形。

其中，多个存储块的深度或位宽与多个存储块的数量相关。

其中，随机存储器包括X个存储块，存储块的深度为随机存储器的深度的1/X；其中，X＝2ⁿ，n为正整数。

其中，随机存储器包括Y个存储块，存储块的位宽为随机存储器的位宽的1/Y；其中，Y为正整数且大于等于2。

其中，该随机存储器还包括：控制电路，与多个存储块连接，生成以四个时钟为一个读写周期的控制时序，读写操作在读写周期内间隔设置，用于控制多个存储块的数据读写操作。

其中，控制电路还用于在以四个时钟为一个读写周期的控制时序时，控制多个存储块在第二个时钟进行数据读操作、在第四个时钟进行数据写操作。

其中，控制电路还用于在以四个时钟为一个读写周期的控制时序时，控制多个存储块在第一个时钟进行数据读操作、在第三个时钟进行数据写操作。

本申请采用的另一种技术方案是提供一种数据读写装置，该数据读写装置包括：随机存储器；控制器，与随机存储器连接，用于控制随机存储器的数据读写操作；其中，随机存储器如上述技术方案中的随机存储器。

本申请的有益效果是：区别于现有技术的情况，本申请的一种随机存储器，该随机存储器包括多个存储块，多个存储块中未进行数据读写操作的存储块被配置于不被提供使能信号和/或时钟信号；其中，多个存储块是根据随机存储器的总深度或总位宽划分得到的。通过上述方式，在对随机存储器的有效深度或位宽进行操作时，运用实际需求数量的存储块工作，将其他存储块的使能关闭，以达到降低功耗的目的。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本申请提供的随机存储器第一实施例的结构示意图；

图2是本申请提供的随机存储器第二实施例的结构示意图；