[发明专利]集成电路结构及其形成方法

说明书

IC结构包括在第一方向上延伸的第一单元行和第二单元行。第一单元行包括：第一单元，每个包括具有第一导电类型的第一源极/漏极区域的一个或多个第一鳍和具有与第一导电类型相反的第二导电类型的第二源极/漏极区域的一个或多个第二鳍。第二单元行包括：第二单元，每个包括具有第一导电类型的第三源极/漏极区域的一个或多个第三鳍和具有第二导电类型的第四源极/漏极区域的一个或多个第四鳍。第一单元具有相同的第一数量的一个或多个第一鳍，并且第二单元具有小于第一数量的一个或多个第一鳍的相同的第二数量的一个或多个第三鳍。本申请的实施例还涉及形成IC结构的方法。

技术领域

本申请的实施例涉及集成电路结构及其形成方法。

背景技术

半导体器件的缩放在过去的几十年中遵循摩尔定律。由于光刻和集成限制，制造工艺中的改进独立地无法赶上恒定器件缩放的趋势，因此布局设计技术也有助于半导体器件的进一步缩放。

发明内容

本申请的一些实施例提供了一种集成电路(IC)结构，包括：一个或多个第一单元行，在第一方向上延伸，每个第一单元行包括沿所述第一方向布置的多个第一单元，其中，所述多个第一单元中的每个包括具有第一导电类型的第一源极/漏极区域的一个或多个第一鳍和具有与所述第一导电类型相反的第二导电类型的第二源极/漏极区域的一个或多个第二鳍；以及一个或多个第二单元行，在第一方向上延伸，每个第二单元行包括沿所述第一方向布置的多个第二单元，其中，所述多个第二单元中的每个包括具有所述第一导电类型的第三源极/漏极区域的一个或多个第三鳍和具有所述第二导电类型的第四源极/漏极区域的一个或多个第四鳍，其中，所述多个第一单元具有相同的第一数量的所述一个或多个第一鳍，并且所述多个第二单元具有小于所述第一数量的一个或多个第一鳍的相同的第二数量的所述一个或多个第三鳍。

本申请的另一些实施例提供了一种集成电路(IC)结构，包括：多个第一单元，每个具有第一数量的一个或多个P型场效应晶体管(PFET)鳍，其中，所述多个第一单元的第一子集沿第一单元行中的第一方向设置；以及多个第二单元，每个具有与所述第一数量的一个或多个PFET鳍不同的第二数量的一个或多个PFET鳍，其中，所述多个第二单元的第一子集沿邻接所述第一单元行的第二单元行中的第一方向设置，其中，所述第一单元行中的所述一个或多个PFET鳍中的每个跨越所述多个第一单元的整个所述第一子集，并且所述第二单元行中的所述一个或多个PFET鳍中的每个跨越所述多个第二单元的整个所述第一子集。

本申请的又一些实施例提供了一种形成集成电路结构的方法，包括：在布局中放置每个具有第一NFET鳍数量的多个第一单元；将所述多个第一单元与每个具有小于所述第一NFET鳍数量的第二NFET鳍数量的多个第二单元调换；在将所述多个第一单元与所述多个第二单元调换之后，确定所述布局中的时序关键路径；将所述确定的时序关键路径中的所述多个第二单元中的一些与每个具有大于所述第二NFET鳍数量的第三NFET鳍数量的多个第三单元调换；以及在将所述确定的时序关键路径中的所述多个第二单元中的一些与所述多个第三单元调换之后，基于所述布局制造集成电路。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是示例性FinFET器件的立体图。

图2示出了CMOS配置中的FinFET晶体管的截面图。

图3示出了根据一些实施例的通过本发明的系统和方法设计的示例性集成电路的一些单元的鳍布局的顶视图。

图4A示出了根据一些实施例的具有图3的鳍布局的示例性集成电路的顶视图。

图4B是沿图4A中的B-B’线截取的集成电路的截面图。

图4C是沿图4A中的C-C’线截取的集成电路的截面图。