[发明专利]一种半导体器件的外延结构及其制备方法、半导体器件

说明书

本发明实施例公开了一种半导体器件的外延结构及其制备方法、半导体器件，外延结构包括衬底以及位于衬底一侧的半导体层；半导体层至少包括层叠设置于衬底一侧的缓冲层和阻挡层；阻挡层的禁带宽度大于缓冲层的禁带宽度，至少缓冲层以及阻挡层中注入有离子，阻挡层中离子的注入浓度小于缓冲层中离子的注入浓度。应用该外延结构的半导体器件可以在降低漏电的同时，保证电子迁移率。

技术领域

本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。

背景技术

半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为半导体领域的研究热点，例如用于制备氮化镓高电子迁移率晶体管(GaN HEMT)器件。

由于氮化镓晶体中通常含有N型杂质，导致缓冲层电阻率较低，无法有效控制半导体器件的漏电。为解决此问题，现有技术中实现方法主要有两种：一种方法是通过外延生长过程中掺入杂质从而中和N型杂质，但这种方法存在漏极滞后问题导致器件性能降低。第二种方法是在缓冲层进行离子注入从而形成高电阻率区，这种方法可以缓解漏极滞后效应，但注入离子的浓度不足时会导致电阻率降低，而注入离子的浓度较高时会导致二维电子气中的电子迁移率降低，进而对器件性能造成影响。

因此，如何在实现半导体器件的低漏电的同时，避免电子迁移率降低是亟待解决的问题。

发明内容

本发明实施例提供一种半导体器件的外延结构及其制备方法、半导体器件，应用该外延结构的半导体器件可以在降低漏电的同时，保证电子迁移率。

第一方面，本发明实施例提供了一种半导体器件的外延结构，包括：

衬底；

位于衬底一侧的半导体层；半导体层至少包括层叠设置于衬底一侧的缓冲层和阻挡层；阻挡层的禁带宽度大于缓冲层的禁带宽度，至少缓冲层以及阻挡层中注入有离子，阻挡层中离子的注入浓度小于缓冲层中离子的注入浓度。

可选的，缓冲层中离子的注入浓度C₁满足1×10¹⁷cm^-3≤C₁≤5×10¹⁸cm^-3；缓冲层的电阻率ρ₁满足10⁵Ω·cm≤ρ₁≤10¹⁰Ω·cm。

可选的，阻挡层中离子的注入浓度C₂满足1×10¹⁵cm^-3≤C₂≤5×10¹⁶cm^-3；阻挡层的电阻率ρ₂满足10⁵Ω·cm≤ρ₂≤10¹⁰Ω·cm。

可选的，半导体层还包括成核层，成核层位于衬底与缓冲层之间；

成核层中注入有离子；成核层中离子的注入浓度C₃满足1×10¹⁷cm^-3≤C₃≤5×10¹⁸cm^-3；成核层的电阻率ρ₃满足10⁵Ω·cm≤ρ₁≤10¹⁰Ω·cm。

可选的，离子包括硼离子、砷离子、氦离子、铍离子、镁离子、氩离子、铝离子、磷离子、氮离子、氧离子、碳离子和铁离子中的至少一种。

第二方面，本发明实施例还提供了一种半导体器件的外延结构的制备方法，用于制备上一方面提供的外延结构，制备方法包括：

提供衬底；