[发明专利]闪速存储器件中的感测电路和感测操作方法

说明书

一种存储单元的感测电路包括串联耦合的第一开关、感测节点、第三开关、连接节点、第四开关和存储单元。升压驱动器耦合至感测节点。第二开关和连接节点串联耦合。在第一、第二、第三、第四开关被接通时，升压驱动器输出第一电压。之后，第三开关被关断，并且升压驱动器输出高于第一电压的第二电压，使得感测节点处的电压电平不高于系统电压。第三开关被接通，之后被关断，并且升压驱动器输出介于第一电压和第二电压之间的中间电压。在中间电压的输出期间确定存储单元的状态。

本申请为分案申请，其原申请是于2020年1月15日(国际申请日为2019年12月9日)向中国专利局提交的专利申请，申请号为201980003559.0，发明名称为“闪速存储器件中的感测电路和感测操作方法”。

技术领域

本发明涉及闪速存储器件，并且更具体而言涉及闪速存储器件中的感测电路和感测操作。

背景技术

非易失性存储器是能够在不加电的情况下使其存储的数据保持延长的时段的存储器。闪速存储器件已经发展成了一种普及型的非易失性存储器，其可以用于很宽范围的应用。闪速存储器件常被用到诸如个人计算机、数字相机、数字媒体播放器、数字记录仪、车辆、无线装置、蜂窝电话和可拆卸存储模块的电子系统中，而且闪速存储器的用途还在不断扩展。

闪速存储器使用两种基本架构之一，这两种基本架构被称为NOR闪存和NAND闪存。典型地，NAND闪速存储器件的存储单元阵列被布置为使得一串的存储单元以源极到漏极的方式串联连接到一起。闪速存储器可以包括具有大量的浮栅晶体管的存储阵列。NAND架构阵列使其闪速存储单元的阵列布置成具有行和列的矩阵，就像常规NOR阵列那样，使得阵列的每个闪速存储单元的栅极按行耦合至字线。然而，与NOR不同的是每个存储单元不直接耦合至源极线和列位线。相反，阵列的存储单元被一起布置成串，通常为8串、16串、32串或更多。串中的存储单元以源极到漏极的方式一起串联耦合在公共源极线和列位线之间。

闪速存储器需要用于执行针对选定存储单元的感测操作(诸如读取操作和验证操作)的至少部分的感测电路。所述感测操作中的升压方案用于以更高的准确度实现更可靠的感测。然而，通常应用的升压方案有其自身的问题，例如，泄漏问题，其可能导致错误感测。需要一种新升压方案来解决这些问题。

发明内容

实施例提供了一种操作存储单元的感测电路的方法。所述感测电路包括第一开关、第二开关、第三开关和第四开关。第一开关的第一端耦合至输出系统电压的系统电压源。第一开关的第二端耦合至感测节点、第三开关的第一端和升压驱动器。第二开关的第二端耦合至第三开关的第二端和第四开关的第一端。所述方法包括：控制升压驱动器以输出第一电压，并且在第一开关、第二开关和第四开关被接通的同时接通第三开关；在控制升压驱动器以输出第一电压并且接通第三开关之后，关断第三开关；在第三开关被关断的同时，控制升压驱动器以输出高于第一电压的第二电压，使得感测节点处的电压电平不高于系统电压；在升压驱动器输出第二电压的同时，接通第三开关；当在升压驱动器正在输出高电压的同时接通第三开关之后，关断第三开关，并且控制升压驱动器以输出处于第一电压和第二电压之间的中间电压；以及在升压驱动器输出中间电压的同时确定存储单元的状态。

实施例提供了一种感测电路，其包括升压驱动器、第一开关、第二开关、第三开关和第四开关。耦合至感测节点的升压驱动器被配置为提供升压电压。第一开关包括耦合至系统电压源的第一端和耦合至感测节点的第二端。第二开关包括耦合至系统电压源的第一端以及第二端。第三开关包括耦合至感测节点的第一端和耦合至第二开关的第二端的第二端。第四开关包括耦合至第二开关的第二端的第一端和耦合至存储单元串的第二端。