[发明专利]一种基于SRIO的FPGA接收引擎设计

权利要求书

1.一种基于SRIO的FPGA接收引擎设计，包括：SRIO逻辑层和存储器；

SRIO逻辑层设置外部请求treq口和本地应答tresp口，采用AXI_Stream接口规范；treq口发送64b的treq_tdata数据信号、treq_tvalid数据有效信号、treq_tlast末尾数据标志信号，接收treq_tready接收准备信号；tresp口接收64b的tresp_tdata数据信号、tresp_tvalid数据有效信号、tresp_tlast末尾数据标志信号，发送tresp_tready接收准备信号；

存储器设置写命令口和写数据口，采用AXI4接口规范；写命令口接收34b的axi_awaddr写地址信号、8b的axi_awlen写长度信号、axi_awvalid写命令有效信号，发送axi_awready写命令接收准备信号；写数据口接收64b的axi_wdata写数据信号、axi_wlast写数据末尾标志信号、axi_wvalid写数据有效信号，发送axi_wready写数据接收准备信号；

其特征在于，包括：SRIO接收状态机、SRIO写数据包接收fifo、写数据包合并状态机、写命令fifo、写数据fifo、写存储器状态机，组成接收引擎，采用SRIO接收状态机连接SRIO逻辑层，采用写存储器状态机连接存储器；

SRIO接收状态机设置等待包头状态，等待SRIO事务数据包头；设置等待TLAST状态，滤除数据包的负载数据；设置写数据接收状态，接收写数据包的负载数据；设置应答状态，通过tresp口向外部主设备发送应答事务；

SRIO写数据包接收fifo设置写口连接SRIO接收状态机，输入sfifo_wr写信号和66b的sfifo_din数据输入信号，输出sfifo_full满信号；设置读口连接写数据包合并状态机，输入sfifo_rd读信号，输出sfifo_empty空信号和66b的sfifo_dout数据输出信号；

写数据包合并状态机设置中间信号5b的rd_len、34b的aw_addr、8b的aw_len、34b的addr_new、8b的len_new、34b的addr_next、8b的len_next、1b的last_flag、finish_flag；输入sfifo_empty信号、sfifo_dout信号、awfifo_full信号、wfifo_full信号；输出sfifo_rd信号、awfifo_wr信号、awfifo_din信号、wfifo_wr信号、wfifo_din信号；设置起始包头等待状态，等待第一个小数据包的包头；设置wfifo写状态，写入SRIO写数据包的数据负载；设置后续包头等待状态，等待后续小数据包的包头并判断能否与之前的数据包合并；设置awfifo写状态，写入大数据包的写命令；

写命令fifo设置写口连接写数据包合并状态机，输入awfifo_wr写信号和42b的awfifo_din数据输入信号，输出awfifo_full满信号；设置读口连接写存储器状态机，输入awfifo_rd读信号，输出awfifo_empty空信号和42b的awfifo_dout数据输出信号。

写数据fifo设置写口连接写数据包合并状态机，输入wfifo_wr写信号和64b的wfifo_din数据输入信号，输出wfifo_full满信号；设置读口连接写存储器状态机，输入wfifo_rd读信号，输出wfifo_empty空信号和64b的wfifo_dout数据输出信号。

写存储器状态机设置中间信号8b的rd_len；输入awfifo_empty信号、awfifo_dout信号、wfifo_empty信号、wfifo_dout信号、axi_awready信号、axi_wready信号；输出awfifo_rd信号、wfifo_rd信号、axi_awaddr信号、axi_awlen信号、axi_awvalid信号、axi_wdata信号、axi_wlast信号、axi_wvalid信号；设置写命令发送状态，将命令写入存储器；设置写数据发送状态，将数据写入存储器。