[发明专利]减少引脚计数接口

权利要求书

1.一种用于促进计算机通信的装置，所述装置包括：

寄存器；

写入缓冲器；

耦合到介质访问层(MAC)的接口；以及

物理层(PHY)逻辑，用于：

识别将数据写入所述寄存器的未提交写入请求，其中，所述未提交写入请求是通过所述接口从所述MAC接收的；

将所述未提交写入请求存储在所述写入缓冲器中，其中，所述写入缓冲器存储从所述MAC接收的未提交写入的集合；

识别将数据写入所述寄存器的另一写入请求，其中，所述另一写入请求是在接收到所述未提交写入请求之后通过所述接口从所述MAC接收的，并且所述另一写入请求包括已提交写入；以及

基于将所述另一写入请求识别为已提交写入，使存储在所述写入缓冲器中的写入的所述集合和所述另一写入请求被执行。

2.根据权利要求1所述的装置，其中，未提交写入通过第一编码来标识，而已提交写入通过不同的第二编码来标识。

3.根据权利要求1-2中的任一项所述的装置，其中，对所述未提交写入的集合和所述另一写入请求中的每一个的执行使相应的值被写入到所述寄存器。

4.根据权利要求3所述的装置，其中，所述寄存器包括消息总线寄存器，所述消息总线寄存器表示多个控制和状态信号，所述消息总线寄存器中的特定位表示所述多个控制和状态信号中的特定信号，并且所述未提交写入请求的执行将值写入所述特定位以发起与所述特定信号相关联的操作。

5.根据权利要求4所述的装置，其中，写入的所述集合包括对应于所述多个控制和状态信号中的特定信号的集合的多个写入，并且基于接收到所述已提交写入，所述特定信号的集合在相同的时钟周期内改变。

6.根据权利要求1-5中的任一项所述的装置，其中，连续的未提交写入被存储在所述写入缓冲器中，直到接收到下一个未提交写入为止。

7.根据权利要求1-6中的任一项所述的装置，其中，所述PHY逻辑还基于接收到所述已提交写入，使识别所述写入缓冲器已经被刷新的写入确认通过所述接口被发送到所述MAC。

8.根据权利要求1-7中的任一项所述的装置，其中，所述未提交写入请求和所述另一写入请求中的每一个包括相应的命令值、相应的地址值和相应的数据。

9.根据权利要求1-8中的任一项所述的装置，其中，所述接口包括用于基于快速外围组件互连(PCI)架构(PIPE)的接口的PHY接口。

10.根据权利要求1-9中的任一项所述的装置，其中，所述PHY逻辑包括硬件实现的逻辑。

11.根据权利要求1-9中的任一项所述的装置，其中，所述PHY逻辑包括软件实现的逻辑。

12.一种用于促进计算机通信的设备，所述装置包括：

寄存器；

写入缓冲器；

耦合到包括物理层(PHY)逻辑的设备的接口，其中，所述接口包括针对基于快速外围组件互连(PCI)架构(PIPE)的接口的PHY接口；以及

介质访问层(MAC)逻辑，用于：

识别将数据写入所述寄存器的特定未提交写入，其中，所述特定未提交写入请求是通过所述接口从所述PHY接收的；

将所述特定未提交写入保存在写入缓冲器中，其中，所述写入缓冲器存储在接收到最后的已提交写入之后从所述PHY接收的多个未提交写入；

识别将数据写入所述寄存器的下一个已提交写入，其中，所述下一个已提交写入是在接收到所述特定已提交写入之后通过所述接口从所述PHY接收的；以及

基于接收到所述下一个已提交写入，执行所述多个未提交写入和所述下一个已提交写入。

13.根据权利要求12所述的设备，其中，未提交写入由第一编码值标识，并且已提交写入由不同的第二编码值标识。