[发明专利]具有垂直侧壁的自对准栅极端盖(SAGE)架构

说明书

描述了具有垂直侧壁的自对准栅极端盖(SAGE)架构以及制造具有垂直侧壁的自对准栅极端盖(SAGE)架构的方法。在示例中，一种集成电路结构包括半导体鳍，该半导体鳍具有沿所述半导体鳍的长度的侧壁，每个侧壁从所述半导体鳍的顶部朝向所述半导体鳍的底部向外成锥形。栅极端盖隔离结构与所述半导体鳍间隔开并且具有平行于所述半导体鳍的所述长度的长度。所述栅极端盖隔离结构具有基本垂直的侧壁，所述基本垂直的侧壁横向面向所述半导体鳍的所述向外成锥形的侧壁中的一个侧壁。

技术领域

本公开的实施例涉及半导体器件和处理的领域，尤其涉及具有垂直侧壁的自对准栅极端盖(SAGE)架构以及制造具有垂直侧壁的自对准栅极端盖(SAGE)架构的方法的领域。

背景技术

过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体行业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限占用面积上能够实现功能单元增大的密度。例如，缩小晶体管尺寸允许在芯片上结合更大数量的存储器或逻辑器件，为产品制造带来更大的容量。然而，对越来越大容量的驱动并非是毫无问题的。优化每个器件的性能的必要性变得越来越重要。

在集成电路器件的制造中，随着期间尺寸继续缩小，多栅极晶体管(例如三栅极晶体管)已经变得更加普及。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些情况下，体硅衬底是优选的，因为它们的成本更低并且因为它们能够进行较不复杂的三栅极制造工艺。

然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺度减小并且随着给定区域中制造的基本构建块的绝对数量增大，对用于图案化这些构建块的光刻工艺的约束已经越来越大。具体而言，在半导体叠堆体中图案化的特征的最小尺度(关键尺寸)与此类特征之间间距之间可能存在着折衷关系

附图说明

图1示出了根据本公开的实施例，针对具有相对较宽间距的常规架构的相邻集成电路结构(左侧(a))相对于针对具有相对较紧凑间距的自对准栅极端盖(SAGE)架构的相邻集成电路结构(右侧(b))的平面图。

图2示出了包括适应端到端间距的鳍基半导体器件的常规布局的平面图。

图3示出了根据本公开的实施例，针对常规架构(左侧(a))相对于针对自对准栅极端盖(SAGE)架构(右侧(b))通过鳍截取的截面图。

图4A-4D示出了常规FinFET或三栅极工艺制造方案中的重要工艺操作的截面图。

图5A-5D示出了根据本公开的实施例，在针对FinFET或三栅极器件的自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。

图5E示出了根据本公开的实施例制造的(a)没有SAGE隔离结构，以及(b)仅在鳍切割工艺之后制造有SAGE隔离结构的集成电路结构的截面图和对应平面图。

图6A-6F示出了表示用于制造具有倾斜侧壁的自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。

图7A-7F示出了表示根据本公开的实施例用于制造具有垂直侧壁的自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。

图8A示出了根据本公开的实施例具有多自对准栅极端盖隔离结构架构的非平面半导体器件的截面图。

图8B示出了根据本公开的实施例，沿图8A的半导体器件的a-a’轴截取的平面图。

图9示出了根据本公开的实施例的一种实施方式的计算装置。

图10示出了包括本公开的一个或多个实施例的内插器。

具体实施方式