[发明专利]具有外延生长的半导体沟道的三维存储器件及其形成方法

说明书

公开了3D存储器件及其形成方法的实施例。在示例中，一种三维(3D)存储器件包括衬底、位于衬底上方且包括交替的导电层和电介质层的存储堆叠体以及垂直延伸穿过存储堆叠体的存储器串。存储器串包括位于该存储器串的下部中的单晶硅插塞、位于单晶硅插塞上方并且沿该存储器串的侧壁的存储膜、以及位于存储膜之上并且沿存储器串的侧壁的单晶硅沟道。

本申请是申请日为2019年09月29日，发明名称为“具有外延生长的半导体沟道的三维存储器件及其形成方法”，申请号为201980002316.5的专利申请的分案申请。

技术领域

本公开的实施例涉及三维(3D)存储器件及其制作方法。

背景技术

通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得更加困难而且成本更加高昂。结果，平面存储单元的存储密度接近上限。

3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。

发明内容

本文公开了3D存储器件及其形成方法的实施例。

在一个示例中，一种三维(3D)存储器件包括衬底、位于衬底上方的包括交替的导电层和电介质层的存储堆叠体以及垂直延伸穿过所述存储堆叠体的存储器串。所述存储器串包括位于所述存储器串的下部中的单晶硅插塞、位于所述单晶硅插塞上方并且沿所述存储器串的侧壁的存储膜以及位于所述存储膜之上并且沿所述存储器串的侧壁的单晶硅沟道。

在另一示例中，一种三维(3D)存储器件包括衬底、位于所述衬底上方的包括交替的导电层和电介质层的存储堆叠体以及垂直延伸穿过所述存储堆叠体的存储器串。所述存储器串包括位于所述存储器串的下部中的半导体插塞；位于所述半导体插塞上方并且沿所述存储器串的侧壁的存储膜；位于所述存储膜之上并且沿所述存储器串的侧壁的半导体沟道；以及突出到半导体插塞上方并且穿过所述存储膜和所述半导体沟道的底部的半导体插塞突出部。

在又一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成垂直延伸的沟道开口。在所述沟道开口的下部中形成半导体插塞。在所述半导体插塞上方并且沿着所述沟道开口的侧壁依次形成存储膜和沟道牺牲层。形成突出到所述半导体插塞上方并且穿过所述存储膜和所述沟道牺牲层的底部的半导体插塞突出部。在所述沟道开口中并且在所述沟道牺牲层上方形成帽盖层。所述帽盖层覆盖所述半导体插塞突出部。通过利用从所述半导体插塞突出部外延生长的半导体材料替代所述沟道牺牲层而在所述存储膜和所述帽盖层之间形成半导体沟道。

附图说明

被并入本文并且形成说明书的一部分的附图示出了本公开的实施例并且与说明书一起进一步用于解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

图1示出了3D存储器件的截面。

图2示出了根据本公开的一些实施例具有外延生长半导体沟道的示例性3D存储器件的截面。

图3A-图3H示出了根据本公开的一些实施例用于形成具有外延生长半导体沟道的3D存储器件的示例性制作过程。

图4示出了根据本公开的一些实施例用于形成具有外延生长半导体沟道的3D存储器件的示例性方法的流程图。

将参考附图描述本公开的实施例。

具体实施方式

尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了处于例示的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。对于本领域技术人员显而易见的是也可以将本公开用到各种各样的其他应用当中。