[发明专利]一种基于FPGA的DDR3分组读写方法

说明书

本发明公开了一种基于FPGA的DDR3分组读写方法，所述方法包括：基于FPGA的特种设备运行时将建立多条TCP连接，依据不同TCP连接的流号将发送端与接收端的DDR3存储器的存储空间划分为多个存储域，每个存储域对应一条TCP连接；通过行列号来标记发送端与接收端的存储域，以实现读‑写TCP报文的分别存储。本发明针对基于FPGA的特种设备实现的TCP/IP协议栈，提出了针对DDR3缓存的优化方法，通过根据对不同的TCP连接划分存储空间来对TCP报文进行存储，能够提高DDR3的使用效率。

技术领域

本发明涉及一种基于FPGA的DDR3分组读写方法。

背景技术

DDR3属于动态随机存储SDRAM（Synchronous RAM），即同步动态随机存取存储器。其中同步指内存工作需要同步时钟，内部命令发送与数据传输需要以此为基准；动态指存储数据需要不断刷新来保证数据不丢失；随机指数据不是线性依次存储，而是自由指定地址进行读写。针对此特性，FPGA操作DDR3时，可以依据需求对DDR3存储域进行合理规划使用，如图1所示。

特种设备接入以太网中，负责对TCP报文进行解析，根据不同命令与数据执行相应操作，由于TCP/IP协议解析由FPGA实现，TCP报文在网络传输中存在IP层分包、TCP重传丢包、乱序等现象。因此，需要将报文缓存在DDR3中，等待收到完整数据包后再做处理。并且，特种设备运行时将建立若干条TCP连接，需要针对不同连接划分专用的存储域进行存储，避免数据混乱。

但是，当前基于FPGA的特种设备在缓存TCP/IP报文时没有针对DDR3的读写机制进行优化，导致存储空间资源浪费，读取速率低，效率差。

发明内容

本发明所要解决的技术问题是：针对上述存在的问题，提供一种基于FPGA的DDR3分组读写方法。

本发明采用的一种基于FPGA的DDR3分组读写方法，包括：

基于FPGA的特种设备运行时将建立多条TCP连接，依据不同TCP连接的流号将发送端与接收端的DDR3存储器的存储空间划分为多个存储域，每个存储域对应一条TCP连接；

通过行列号来标记发送端与接收端的存储域，以实现读-写TCP报文的分别存储。

进一步的，每条TCP连接对应的存储域的大小相同。

进一步的，所述存储域中的TCP报文采用连续循环存储的方式。

进一步的，如果新存入的TCP报文的大小超过剩余存储空间，则将新存入的TCP报文切割成两段后，在剩余存储空间和起始存储空间分别存储。

进一步的，存储在剩余存储空间的一段TCP报文大小与剩余存储空间相等。

进一步的，对于切割成两段的TCP报文需要对切割后的两段打上属于同一TCP报文的标识。

综上所述，由于采用了上述技术方案，本发明的有益效果是：

1、本发明针对基于FPGA的特种设备实现的TCP/IP协议栈，提出了针对DDR3缓存的优化方法，通过根据对不同的TCP连接划分存储空间来对TCP报文进行存储，能够提高DDR3的使用效率。

2、本发明中如果新存入的TCP报文的大小超过剩余存储空间，则将新存入的TCP报文切割成两段后，在剩余存储空间和起始存储空间分别存储，能够精确使用存储空间，减少存储资源的浪费。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为特种设备应用场景示意图。