[发明专利]一种IP核的扫描时钟生成装置和方法

说明书

本发明提供一种IP核的扫描时钟生成装置，包括：连接成扫描链的多个寄存器，每一寄存器的时钟输入端连接时钟信号，多个寄存器输出多比特信号，所述多比特信号在所述时钟信号的每个时钟脉冲内移动一个比特；译码器，具有多个输入端和多个输出端，所述多个输入端连接所述多个寄存器的输出端以接收多比特信号，所述多个输出端输出根据所述多比特信号独热译码产生的多路时钟门控信号；多个时钟门控单元，每一时钟门控单元的时钟输入端输入所述准扫描时钟信号，每一时钟门控单元的使能端分别连接一路时钟门控信号，每一时钟门控单元的输出端提供一路用于IP核的扫描时钟信号；多个时钟门控单元的强制门控信号输入端与多个寄存器的使能信号连接。

技术领域

本发明主要涉及集成电路可测性设计领域，尤其涉及一种IP核的扫描时钟生成装置和方法。

背景技术

扫描链测试(Scan Chain Test)作为数字集成电路测试的重要方法之一，可以有效的筛选出坏片，提高产品质量。

随着集成电路SoC(System On Chip，片上系统)的IP核(Intellectual PropertyCore)的复杂度不断提升，很多IP核对扫描(scan)时钟有one-hot capture(独热捕获/独热获取)的要求，即同一时刻只有一路扫描时钟信号对IP核进行测试。因此，集成电路DFT(Design For Testability，可测性设计)时需要考虑到IP核扫描时钟的one-hot需求，业界通常有如下几种方法：

①按照IP集成要求，IP核上的所有scan时钟都用OCC控制。在输出scan向量(即测试向量，包括激励和期待的值；不同的设计，不同的测试电路对应不同的测试向量)的时候，根据要求控制OCC(On Chip Clock)实现one-hot需求。这种方法，需要在每一个时钟都加一个OCC，但当IP核测试所需的scan时钟(即扫描时钟)数目较大时，会导致需要加较多的OCC模块，进而增加SoC系统的面积和设计复杂度，相应的需要更多的运行资源，例如存储和处理资源，相应的将增加电路实现的成本。

②按照IP核的集成要求，当IP核测试所需的扫描时钟较多时，考虑对Timing Path(时序路径)较少的时钟做合并，这样做，虽然一定程度上可以减少所需的扫描时钟数目，但是增加了物理实现的困难，如果有Timing(时序)收敛不了的情况，则对测试覆盖率也有一定损害。

③按照IP核的集成要求，把IP核测试所需的所有的时钟都连接到SoC的I/O口(输入输出端口)上，这个方法在扫描时钟数目较少的时候可以作为一种应用方式，但是当时钟数目较多时，会占用很多的I/O口资源，对DFT设计的便捷高效造成不利影响。

发明内容

本发明要解决的技术问题是提供一种IP核的扫描时钟生成装置和生成方法，实现IP核的扫描时钟的高效便捷的生成，减少系统资源占用，提高测试效率。

为解决上述技术问题，本发明提供了一种IP核的扫描时钟生成装置，包括：连接成扫描链的多个寄存器，每一寄存器的时钟输入端连接时钟信号，所述多个寄存器输出多比特信号，所述多比特信号在所述时钟信号的每个时钟脉冲内移动一个比特；译码器，具有多个输入端和多个输出端，所述多个输入端连接所述多个寄存器的输出端以接收所述多比特信号，所述多个输出端输出根据所述多比特信号独热译码产生的多路时钟门控信号；多个时钟门控单元，每一时钟门控单元的时钟输入端输入所述准扫描时钟信号，每一时钟门控单元的使能端分别连接一路时钟门控信号，每一时钟门控单元的输出端提供一路用于所述IP核的扫描时钟信号；所述多个时钟门控单元还分别包括一强制门控信号输入端，所述强制门控信号输入端与所述多个寄存器的使能信号连接。

在本发明的一实施例中，所述多比特信号独热译码形成的信号数量大于或等于所述时钟门控单元的数量。

在本发明的一实施例中，所述多个寄存器还包括复位端，所述复位端连接复位信号。