[发明专利]一种应用于SAR-ADC的模拟域校准方法

说明书

本发明公开了一种应用于SAR‑ADC的模拟域校准方法。本发明中一位电容只需要连接2种逻辑电平，分别为：VREFP，VREFN。相比于传统底极板采样，本发明节省了与VCM电平相连的逻辑开关，并且省去了底极板VCM电平的缓冲器。基于拆分型电容阵列，提出了一种在模拟域校准SAR‑ADC误差的方法。具体内容包括：首先在待校准电容旁附加一排二进制权重的电容阵列用于补偿电容的失配；然后对输出的数字码进行标记，当检测到这些标志数字码时，开启校准逻辑，切换补偿电容；最后校准顺序强制从低位往高位校准，保证校准的有效性。

技术领域

本发明涉及集成电路设计领域，特别涉及一种逐次逼近型模数转换器SAR-ADC的电容阵列的模拟域校准方法。

背景技术

随着集成电路工艺节点的继续推进，逐次逼近型模数转换器(简称SARADC)的优势逐渐显现出来，功耗低、面积小便是其优势之一。当今社会对移动电子设备的需求有增无减，缩小芯片面积依旧是移动电子设备研究的热点方向；

SARADC中电容阵列(CDAC)的逻辑开关阵列是数字控制电路中的一部分，其由基本逻辑开关单元多次重复调用构成，调用的次数取决于ADC的位数。Split-Cap-Array可以为每位电容减少一路逻辑电平，能有效降低逻辑复杂度，并减小数字逻辑面积；

电容在实际制造过程中会产生偏差，这会严重影响ADC的线性特性，降低ADC的精度。在高精度应用中，校准技术不可或缺。目前业界主流校准方式为前台校准，需要ADC停止工作后进行误差补偿，这样做的缺点在于校准无法跟随环境变化，而后台校准技术能克服这一缺点。

发明内容

本发明目的在于针对现有技术的不足，提出一种应用于SAR-ADC的模拟域校准方法，在传统底极板采样电容阵列上做了改进，将每一位电容等分为二。相比于传统模式电容阵列中电容底极板有4个开关，本发明只有3个，减少了开关个数；此外，构造了等权重电容，为本发明校准方法提供了条件。

本发明的目的是通过以下技术方案来实现的：一种应用于SAR-ADC的模拟域校准方法，所述方法具体如下：

(1)运用基于拆分型电容阵列Split-Cap-Array的开关时序对模拟输入信号进行采样并转换成数字码，所述拆分型电容阵列包含n位主电容，每位主电容均拆分成两个相同的子电容，并且每个主电容附属一个补偿电容阵列。对模拟输入信号进行采样并转换成数字码具体过程如下：

(1.1)对模拟输入信号进行采样，将模拟输入信号储存在主电容阵列的信息从底极板转移到顶极板；

(1.2)将正端输入信号VIP和负端输入信号VIN进行比较，若比较结果为1，则正端输入信号VIP侧最高位电容接VREFP，负端输入信号VIN侧最高位电容接VREFN；若比较结果为0，则正端输入信号VIP侧最高位电容接VREFN，负端输入信号VIN侧最高位电容接VREFP；

(1.3)比较后，输出的数字码不是最低位，则重复步骤(1.2)；若是最低位，直接输出数字码，最终得到输出的数字码序列。

(2)将步骤(1)中得到的数字码序列，若数字码序列中第i位之后的逻辑电平全一致，则将此数字码序列记为标志码，且标志码中的第i位为校准位；i＝2,3,4,…,n，n为SAR-ADC的位数；从低位到高位的顺序针对校准位进行模拟域校准；第i位校准位的校准过程如下：

(2.1)配置异步时钟，额外产生两个周期用于校准，即总周期数目为SAR-ADC位数n+2；

(2.2)异步时钟产生的额外两个周期进行两次步骤(1.2)的比较过程，得到额外的两位数字码，这两次额外的比较结果决定补偿电容阵列如何切换；具体为：若得到的两位数字码不同，则不切换补偿电容阵列，若得到的两位数字码均为低电平，则切换VIN侧补偿电容，若得到的两位数字码均为高电平，则切换VIP侧补偿电容；