[发明专利]三维存储器及其制备方法

说明书

本申请提供了一种三维存储器及其制备方法。制备三维存储器的方法包括：在衬底上形成叠层结构，并在叠层结构中形成沟道孔；在沟道孔内依次形成功能层和沟道层；以及在沟道层掺杂杂质，以使杂质的掺杂浓度在沟道层中从靠近衬底的底部向与底部相对的顶部逐渐增大。根据该制备方法，可提高三维存储器的存储单元的编程/擦除速度的一致性，并使三维存储单元具有较窄的阈值电压，可有效地提高三维存储器的性能。

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器的结构及其制备方法。

背景技术

在现有的三维存储器制备方法中，以三维NAND存储器为例，制备功能层和沟道层通常采用如图7至图11所示的以下步骤：

如图7所示，形成沟道结构的功能层，具体地，可在叠层结构2中形成贯穿至衬底1的沟道孔3，沟道孔3在衬底1中形成具有一定深度的凹槽，并在凹槽中形成外延层4。在外延层4的远离衬底1的表面和沟道孔3的内侧壁上可通过沉积等方法形成第一氧化物层/氮化物层/第二氧化物层/一次非晶硅沉积层ONOP的叠层结构，其中非晶硅沉积层可作为保护牺牲层6，ONO叠层结构组成功能层5，功能层5从沟道孔3的内侧壁朝向其轴线的径向依次包括阻挡层、电荷捕获层和隧穿层。

如图8所示，在沟道孔3中对其底部(靠近衬底1的部分)进行深孔刻蚀SONO，以此破坏位于沟道孔3的底部的保护牺牲层6和功能层5，以暴露外延层4。在该过程期间，为了保护功能层5，保护牺牲层6中的一些非晶硅可能被刻蚀掉。

如图9所示，执行另一刻蚀工艺(例如，湿刻蚀工艺)以去除保护牺牲层6的剩余部分。

如图10所示，生成多晶硅沟道层以连接外延层4。具体地，可采用例如沉积工艺直接在隧穿层的表面形成多晶硅沟道层7；也可采用先在沟道孔3中形成非晶硅层，然后在后续的工艺步骤中，使非晶硅层通过例如结晶的方法形成多晶硅沟道层7。

如图11所示，在沟道孔3的剩余空间中填充沟道填充层8。

囿于双堆栈或者多堆栈制备工艺的限制，现有的三维存储器中上、下沟道的关键尺寸(CD)不一致(上沟道的关键尺寸大于下沟道的关键尺寸)，并且随着堆叠的存储单元层数越来越多，在沟道孔的内侧壁形成的功能层和沟道层的ONOP(氧化物-氮化物-氧化物-多晶硅)结构中的各层位于沟道孔的上部(远离衬底)的厚度和位于沟道孔的下部(靠近衬底)的厚度往往会具有一定差异。上述这些工艺问题将严重影响最终形成的三维存储器中存储单元的编程/擦除速度的一致性，并使存储单元的阈值电压范围(Vt)过宽，导致三维存储器的性能不稳定。

发明内容

本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构，并在所述叠层结构中形成沟道孔；在所述沟道孔内依次形成功能层和沟道层；以及在所述沟道层掺杂杂质，以使所述杂质的掺杂浓度在所述沟道层中从靠近所述衬底的底部向与所述底部相对的顶部逐渐增大。

在一个实施方式中，使所述杂质的掺杂浓度在所述沟道层中从靠近所述衬底的底部向与所述底部相对的顶部逐渐增大包括：使所述杂质的掺杂浓度在所述底部与所述顶部之间形成10¹⁵至10¹⁸cm^-3的掺杂浓度梯度。

在一个实施方式中，所述方法还包括：在所述沟道孔的靠近所述衬底的底面形成外延层；以及在所述沟道孔内形成功能层的步骤包括：在所述外延层的远离所述衬底的上表面和所述沟道孔的内侧壁上形成阻挡层，所述阻挡层包括靠近所述衬底的底部和与所述底部相对的顶部，以及处理所述阻挡层以使所述阻挡层的厚度由其所述底部向其所述顶部逐渐减小。

在一个实施方式中，处理所述阻挡层以使所述阻挡层的厚度由其所述底部向其所述顶部逐渐减小包括：采用湿法刻蚀工艺减薄所述阻挡层以使所述阻挡层的厚度由其所述底部向其所述顶部逐渐减小。