[发明专利]一种修正建立时间违反的方法、装置及系统

说明书

本发明公开了一种修正建立时间违反的方法、装置及系统，在对建立时间违反路径上的逻辑器件进行替换时，按照延迟功耗权重比从大到小的顺序依次将逻辑器件替换为替换逻辑器件，并在每次替换后将路径余量更新为路径余量与本次替换的替换逻辑器件的延迟减小量的和，直至更新后的路径余量大于0或者所有逻辑器件均被替换完。可见，该方法替换同类型逻辑器件的技术上，还考虑了替换逻辑器件的功耗，由于延迟功耗权重比越大，说明替换逻辑器件后获得的延迟收益大而增加的漏电功耗少，可见，按照延迟功耗权重比从大到小的顺序进行器件替换能够在较快修正建立时间的基础上还减少漏电功耗的增加，提高了修正建立时间违反的效率。

技术领域

本发明涉及芯片时序技术领域，特别是涉及一种修正建立时间违反的方法、装置及系统。

背景技术

随着市场对芯片功耗的要求越来越高，芯片低功耗设计中划分出来的电压域就越来越多。低功耗设计中，信号在不同电压域之间传递，不可避免地存在跨越多电压域的时序违例路径，建立时间违反就是其中之一。建立时间是器件采样时钟沿到来之前数据必须保持稳定的时间。以同步电路为例，请参照图1，图1为一种同步电路的结构简图。

静态时序分析中，时钟控制触发器到触发器的时序路径要满足以下两个表达式：

表达式1：Tclk1+T1_cq+Tdelay_sk,max+T2_setup＝Tperiod+Tclk2；

表达式2：Tclk1+Tdelay_sk,min-T2_hold＝Tclk2。

其中，表达式1中左边部分定义为data arrival time，右边定义为data requiredtime。表达式2中左边部分定义为data arrival time，右边部分定义为data requiredtime。Tclk1代表时钟控制触发器FF1的时钟信号延时，Tclk2代表时钟控制触发器FF2的时钟信号延时，T1_cq代表触发器FF1的时钟端CK到其信号输出端Q的时序弧长度，Tdelay_sk,max代表组合逻辑起始点s点到k点组合逻辑路径最大延迟，Tdelay_sk,min代表s点到k点组合逻辑路径最小延时。T2_setup代表触发器FF2的器件建立时间，T2_hold代表触发器FF2的器件保持时间，可以通过查表获取。Tperiod代表同步电路的时钟周期。同步电路的时序关系要满足这两个表达式才能正常工作，电路设计中必须对其进行时序分析，检查任意两个触发器之间是否满足建立时间和保持时间的关系。

当建立时间违反的时候，Tclk1+T1_cq+Tdelay_sk,max+T2_setupTperiod+Tclk2，路径余量Tslack＝Tperiod+Tclk2-(Tclk1+T1_cq+Tdelay_sk,max+T2_setup)0。现有技术中修复建立时间违反的通用方法是减小任意两个触发器之间的组合逻辑路径延迟或者调整路径上两个触发器的时钟延迟。而替换组合逻辑路径上的逻辑器件的类型就是减小组合逻辑路径延迟一种常用方式。

具体地，器件的工作电压越高，其漏电功耗就越大。器件的阈值电压越高，其延迟越大，但是漏电功耗小。因此，为了减小组合逻辑路径的延迟，通常把高阈值电压的器件直接替换为超低阈值电压的器件。该种方式虽然能有效减小器件延迟，从而减小路径延时，但是会增加漏电功耗。

发明内容

本发明的目的是提供一种修正建立时间违反的方法、装置及系统，在较快修正建立时间的基础上还减少漏电功耗的增加，提高了修正建立时间违反的效率。

为解决上述技术问题，本发明提供了一种修正建立时间违反的方法，包括：

S11：获取同一时钟域中触发器到触发器之间的建立时间违反路径及路径余量；

S12：计算所述建立时间违反路径上的逻辑器件与和所述逻辑器件同类型的替换逻辑器件的延迟功耗权重比；