[发明专利]一种捷联惯导解算信号与外部系统时钟同步方法

权利要求书

1.一种捷联惯导解算信号与外部系统时钟同步方法，其特征在于：将惯性仪表信号的采集时刻与外部系统时钟的同步时刻对齐，并对惯性仪表信号的采集、解算和输出过程进行时序编排，以使得系统信号延时固定且控制在设置的安全延时阈值以内；

具体包括如下步骤：

S1：将外部系统时钟的同步起始时刻定义为零时刻，并作为惯性仪表信号的采集起始时刻T₀；

S2：设定惯性仪表信号的采集时段、解算时段和输出时段；

S3：根据外部系统时钟的同步周期设定解算起始时刻T₁和输出起始时刻T₂；

S4：分别在采集起始时刻T₀、解算起始时刻T₁和输出起始时刻T₂进行惯性仪表信号的采集、解算和输出，并使得解算后航姿信号的输出完成时刻处于外部系统时钟的同步周期之内，且与外部系统时钟的同步完成时刻之间的时差小于安全延时阈值；

同步方法基于捷联惯导系统实施；

所述捷联惯导系统包括陀螺仪、加速度计和系统解算板，所述系统解算板包括FPGA模块及DSP模块；所述陀螺仪及加速度计均连接至所述系统解算板，所述陀螺仪及加速度计用于采集惯性仪表信号并通过串口发送至系统解算板，所述系统解算板将解算后的信号通过DPS模块输出；

步骤S4中，进行惯性仪表信号的采集、解算和输出时，具体包括以下步骤：

S11：T₀时刻开始，以设置的信号采样频率多次采样陀螺仪及加速度计的惯性仪表信号，并由FPGA模块累加锁存；

S12：DSP模块在T₁时刻接收FPGA模块转发的惯性仪表信号并解算得到航姿信号；

S13：DSP模块在T₂时刻输出航姿信号，并在外部系统时钟的同步完成时刻之前完成输出。

2.如权利要求1所述的捷联惯导解算信号与外部系统时钟同步方法，其特征在于：外部系统时钟的同步周期为10ms；信号采样频率为1ms，该信号采样频率为外部系统时钟的同步周期以FPGA模块倍频所得；当外部系统时钟的同步信号到来时，以该外部系统时钟的同步起始时刻作为FPGA模块的倍频起点。

3.如权利要求2所述的捷联惯导解算信号与外部系统时钟同步方法，其特征在于：DSP模块的执行频率为100Hz，解算运行时间为1.5ms，信号输出延时为1.5ms；解算时段和输出时段均小于2ms。

4.如权利要求3所述的捷联惯导解算信号与外部系统时钟同步方法，其特征在于：步骤S12中，通过双子样解算法解算得到航姿信号；双子样解算法的运行频率为100Hz。

5.如权利要求4所述的捷联惯导解算信号与外部系统时钟同步方法，其特征在于：步骤S11中，以1ms的信号采样频率采样五次陀螺仪及加速度计的惯性仪表信号，即从T₀时刻开始，以5ms为一组采样陀螺仪及加速度计的惯性仪表信号。

6.如权利要求5所述的捷联惯导解算信号与外部系统时钟同步方法，其特征在于：步骤S12中，双子样解算法中用于解算的第一组5ms的信号为零，第二组5ms的信号为当前时刻的惯性仪表信号。

7.如权利要求1所述的捷联惯导解算信号与外部系统时钟同步方法，其特征在于：所述安全延时阈值为外部系统时钟的单个时钟周期值。