[发明专利]基于混合粒度乘法部件的多精度乘法器及运算方法

说明书

本发明公开一种基于混合粒度乘法部件的多精度乘法器及运算方法，所述运算方法包括以下步骤：调度器将乘法运算的两个位宽分别为Mbit、Nbit的操作数进行分割；调度器计算步骤1中获得的每一组细粒度乘法运算结果需要向左移动的位数；调度器将步骤1中分割后的细粒度乘法运算的两个操作数和步骤2中对应的左移位数打包成乘法器指令；调度器将步骤3中生成的乘法器指令送入计算单元的指令队列；细粒度乘法部件完成细粒度的乘法运算；将乘法结果向左移位后的结果送入加法树。本发明很好的平衡了计算延迟、计算能力的利用率和控制结构复杂度三者之间的关系，降低了控制结构的复杂度。

技术领域

本发明涉及一种基于混合粒度乘法部件的多精度乘法器及运算方法，属于计算技术领域。

背景技术

为了提高计算部件计算能力的利用率，通常设计专用的低精度乘法部件，通过时间复用或空间组合两种方式完成数值精度高的计算。

在图1所示的时间复用方案中，乘法部件的两个输入端口的输入数据采用不等的精度，一个输入端口输入的数据数值精度大，另一个输入端口输入的数据数值精度小。在计算乘法的过程中，将乘法运算的一个操作数直接映射到输入数据数值精度较大的端口，将另一个操作数依据另一个输入端口的数值精度进行划分，通过多次乘-累加运算得到最后的结果。

在图2所示的空间组合方案中，乘法部件由一组粒度更细的乘法器构成，可以通过设置，将细粒度的乘法器组合为数值精度更高的乘法器。

现有的两种方案采用统一的计算基元，不能很好平衡计算延迟、计算能力利用率、控制结构复杂度三者之间的关系；且不同的卷积神经网络模型使用的数值精度不同，采用固定精度的乘法部件会造成计算部件计算能力的浪费。

发明内容

本发明的目的是提供一种基于混合粒度乘法部件的多精度乘法器及运算方法，很好的平衡了计算延迟、计算能力的利用率和控制结构复杂度三者之间的关系，降低了控制结构的复杂度。

为达到上述目的，本发明提供一种基于混合粒度乘法部件的多精度乘法器，包括调度器、指令队列和计算单元，所述计算单元包括分发器、若干个细粒度乘法部件和加法树，所述细粒度乘法部件的数量如下表所示：

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本发明进一步提供一种基于上述多精度乘法器的运算方法，包括以下步骤：

步骤1：调度器根据贪心算法，以多精度乘法器的粒度规模为依据，将乘法运算的两个位宽分别为Mbit、Nbit的操作数进行分割，获得如下分割结果：

Mbit= (a*4bit + b*2bit + c*1bit)，其中M= a*4+b*2+c；a、b、c为Mbit分割后4bit数、2bit数、1bit数的个数；

Nbit= (x*4bit + y*2bit + z*1bit)，其中N= x*4+y*2+z；x、y、z为Nbit分割后4bit数、2bit数、1bit数的个数；

根据分割结果，调度器将Mbit*Nbit转换为 Mbit*Nbit = (a*4bit + b*2bit +c*1bit) * (x*4bit + y*2bit + z*1bit)，从而将Mbit * Nbit分割为(a*x)个4bit*4bit、（a*y+b*x）个4bit*2bit、（a*z + c*x）个4bit*1bit、(b*y)个2bit*2bit、(b*z+c*y)个2bit*1bit、(c*z)个1bit*1bit的细粒度乘法运算；

步骤2：调度器计算步骤1中获得的每一组细粒度乘法运算结果需要向左移动的位数，用于指导乘法器将步骤1中获得的4bit*4bit、4bit*2bit、4bit*1bit、2bit*2bit、2bit*1bit、1bit*1bit的结果进行移位累加；