[发明专利]代码预取指令在审

专利信息
申请号: 202011518970.2 申请日: 2020-12-21
公开(公告)号: CN113568663A 公开(公告)日: 2021-10-29
发明(设计)人: A·亚辛;L·拉波波特;J·W·斯塔克;J·巴克斯特;I·戴蒙德;P·弗里德曼;I·胡尔;N·特尔 申请(专利权)人: 英特尔公司
主分类号: G06F9/30 分类号: G06F9/30
代理公司: 中国专利代理(香港)有限公司 72001 代理人: 郑瑾彤;周学斌
地址: 美国加利*** 国省代码: 暂无信息
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摘要:
搜索关键词: 代码 指令
【说明书】:

发明涉及代码预取指令。描述了用于代码预取的设备、方法和系统的实施例。在实施例中,一种设备可以包括指令解码器、加载电路和执行电路。指令解码器要解码代码预取指令。代码预取指令要指定要预取的第一指令。加载电路要响应于所解码的代码预取指令来预取第一指令。执行电路要在管线的提取阶段执行第一指令。

技术领域

本发明的领域总体上涉及计算机架构,并且更具体地涉及预取(prefetching)。

背景技术

在典型的计算机和信息处理系统中,执行指令所需的数据可以存储在存储器中。从存储器中提取数据的等待时间可能会增加执行指令所需的时间,从而降低性能。为了改进性能,开发了用于在可能需要数据之前提取数据的技术。这种预取技术涉及到将数据移到存储器层级中更靠近处理器的位置,例如,将数据从主系统存储器移到高速缓存,这样,如果需要执行指令,则将用更短的时间来提取。

附图说明

通过示例而非限制的方式在附图的各图中图示出本发明,在附图中,同样的附图标记指示相似的元素,并且其中:

图1A是图示根据本发明实施例的示例性有序管线和示例性寄存器重命名、无序发布/执行管线二者的框图;

图1B是图示根据本发明实施例的要包括在处理器中的有序架构核心的示例性实施例和示例性寄存器重命名、无序发布/执行架构核心二者的框图;

图2是根据本发明实施例的可以具有多于一个核心、可以具有集成存储器控制器并且可以具有集成图形元件的处理器的框图;

图3是根据本发明的一个实施例的系统的框图;

图4是根据本发明实施例的第一更具体的示例性系统的框图;

图5是根据本发明实施例的第二更具体的示例性系统的框图;

图6是根据本发明实施例的SoC的框图;

图7图示根据实施例的代码预取指令的格式;以及

图8图示根据实施例的预取代码的方法。

具体实施方式

在以下描述中阐述众多具体细节。然而,要理解的是,可以在没有这些具体细节的情况下实践本发明的实施例。在其他实例中,没有详细地示出众所周知的电路、结构和技术,以免模糊对本描述的理解。

在说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性,但是可能不是每个实施例都一定包括所述特定特征、结构或特性。此外,此类短语不一定指代同一实施例。此外,当结合实施例描述特定特征、结构或特性时,认为结合其他实施例(无论是否被明确描述)来实现这种特征、结构或特性是在本领域技术人员的知识范围内。

如本描述和权利要求中使用的并且除非另行指明,否则,使用序数形容词“第一”、“第二”、“第三”等来描述元素仅指示元素的特定实例或相似元素的不同实例正被提及,而不意图暗示如此描述的元素必须在时间上、在空间上、在等级上或以任何其他方式按特定顺序。

而且,可使用术语“比特”、“标记”、“字段”、“条目”、“指示符”等来描述寄存器、表、数据库或其他数据结构中的存储位置的任何类型或内容,不论是以硬件还是软件实现的,而不意在将本发明的实施例限于任何特定类型的存储位置或者任何特定存储位置内的任何特定比特数或其他元素。可使用术语“清除”来指示存储逻辑值0或者以其他方式使逻辑值0存储在存储位置中,并且可使用术语“设置”来指示存储逻辑值1、全1或某个其他指定值或者以其他方式使逻辑值1、全1或某个其他指定值存储在存储位置中;然而,这些术语不意在将本发明的实施例限于任何特定逻辑惯例,这是由于可以在本发明的实施例内使用任何逻辑惯例。

而且,如本发明实施例的描述中使用的,术语之间的“/”字符可以意指实施例可以包括第一术语和/或第二术语(和/或任何其他附加术语),或者是使用、利用和/或根据第一术语和/或第二术语(和/或任何其他附加术语)来实现的。

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