[发明专利]一种IP动态配置电路和FPGA

权利要求书

1.一种IP动态配置电路，其特征在于，应用于FPGA，所述IP动态配置电路包括：配置桥接模块和至少一个IP模块组；其中，

所述配置桥接模块用于将FPGA收到的外部信号转换为改进型WishBone总线上的信号；所述改进型WishBone总线上的信号包括：地址、数据以及IP模块的ID；

每个所述IP模块组中的多个IP模块之间通过所述改进型WishBone总线串行连接；所述配置桥接模块与每个所述IP模块组中的第一个IP模块通过所述改进型WishBone总线串行连接；

每个所述IP模块均包含有控制器，所述控制器用于对该IP模块所连接的改进型WishBone总线上的信号进行接收、处理以及驱动转发；

所述改进型WishBone总线中，所述数据和所述地址分开传输，所述地址和所述ID同时传输；

每个所述IP模块的控制器，具体用于：

从该IP模块第一端串联的改进型WishBone总线上接收并缓存信号；

判断所缓存的信号中的ID与该IP模块的ID是否匹配；

若匹配，响应于写操作使能，将所缓存的信号中的数据写入到所缓存的信号中的地址；响应于读操作使能，从所缓存的信号中的地址读出数据，通过串联的改进型WishBone总线反馈所读取的数据；

若不匹配，将所缓存的信号通过该IP模块第二端串联的改进型WishBone总线进行驱动转发。

2.根据权利要求1所述的IP动态配置电路，其特征在于，所述响应于读操作使能，从所缓存的信号中的地址读出数据，通过串联的改进型WishBone总线反馈所读取的数据，包括：

响应于读操作使能，从所缓存的信号中的地址读出数据，通过第一端串联的改进型WishBone总线反馈所读取的数据和响应信号。

3.根据权利要求1所述的IP动态配置电路，其特征在于，所述外部信号是通过下述外部接口发来的：

Jtag接口、SSPI或者IIC接口。

4.根据权利要求3所述的IP动态配置电路，其特征在于，所述配置桥接模块包括：

将所述Jtag接口转换为改进型WishBone总线接口的第一转换模块、将所述SSPI转换为改进型WishBone总线接口的第二转换模块，以及将所述IIC接口转换为改进型WishBone总线接口的第三转换模块。

5.根据权利要求1所述的IP动态配置电路，其特征在于，所述外部信号中携带有IP模块组的识别信息；

所述配置桥接模块还用于根据所述识别信息确定目标IP模块组，以将所述外部信号转换为改进型WishBone总线上的信号后发给所述目标IP模块组中的第一个IP模块。

6.根据权利要求1所述的IP动态配置电路，其特征在于，若干所述IP模块还包含有调试接口；

其中，包含有所述调试接口的IP模块通过所述调试接口配置FPGA的可编程逻辑资源。

7.根据权利要求6所述的IP动态配置电路，其特征在于，所述调试接口包括：APB接口。

8.一种FPGA，其特征在于，所述FPGA包含有如权利要求1-7任一项所述的IP动态配置电路。