[发明专利]逻辑电路的优化方法、优化装置以及存储介质

说明书

一种逻辑电路的优化方法、优化装置和存储介质。该逻辑电路包括时钟单元电路，该时钟单元电路均配置为与时钟信号源连接，该优化方法包括：根据该时钟单元电路在第一时钟周期和第二时钟周期的周期间压降差对该逻辑电路进行优化。该优化方法可以有效降低电路风险。

技术领域

本公开的实施例涉及一种逻辑电路的优化方法、优化装置以及存储介质。

背景技术

近年来随着芯片工艺技术不断进步，高速度、高集成度、低功耗和低成本已成为集成电路产业的发展大方向。高性能高集成度导致物理实现的复杂程度不断上升，设计裕度的合理把控以及签核标准的准确制定显得尤为重要。

发明内容

本公开至少一实施例提供一种一种逻辑电路的优化方法，所述逻辑电路包括时钟单元电路，所述时钟单元电路配置为与时钟信号源连接，所述优化方法包括：根据所述时钟单元电路在第一时钟周期和第二时钟周期的周期间压降差对所述逻辑电路进行优化。

在一些示例中，所述时钟单元电路位于所述逻辑电路的时钟路径上，并配置为传递所述时钟信号源输出的时钟信号。

在一些示例中，所述时钟单元电路包括缓冲器、反相器中的至少之一。

在一些示例中，所述第一时钟周期和所述第二时钟周期为相邻的时钟周期。

在一些示例中，所述优化方法还包括：对所述逻辑电路进行仿真，其中，所述仿真时长包括N个时钟周期，N为大于2的正整数；对所述时钟单元电路在所述N个时钟周期中任意相邻的两个时钟周期计算周期间压降差，并选取最大值作为所述时钟单元电路的所述周期间压降差。

在一些示例中，所述优化方法还包括：分别获取所述时钟单元电路在所述第一时钟周期的第一压降以及在所述第二时钟周期的第二压降，以及根据所述第一压降和所述第二压降得到所述时钟单元在所述第一时钟周期和所述第二时钟周期的周期间压降差。

在一些示例中，所述第一压降和所述第二压降分别为所述时钟单元电路在所述第一时钟周期和所述第二时钟周期的压降的最大值、最小值或平均值。

在一些示例中，所述优化方法还包括：获取所述时钟单元电路在所述第一时钟周期的第一压降分布，获取所述时钟单元电路在所述第二时钟周期的第二压降分布，根据所述第一压降分布和所述第二压降分布获取所述时钟单元电路在一个时钟周期的周期间压降差分布。

在一些示例中，获取所述时钟单元电路在第一时钟周期和第二时钟周期的周期间压降差还包括：将所述时钟单元电路的周期间压降差分布在所述一个时钟周期内取最大值、最小值或平均值作为所述时钟单元电路的周期间压降差。

在一些示例中，根据所述时钟单元电路在第一时钟周期和第二时钟周期的周期间压降差对所述逻辑电路进行优化包括：当所述周期间压降差高于预设阈值时，对所述逻辑电路进行优化。

在一些示例中，所述逻辑电路包括多个所述时钟单元电路，根据所述时钟单元电路在第一时钟周期和第二时钟周期的周期间压降差对所述逻辑电路进行优化包括：根据所述多个时钟单元电路的周期间压降差对所述多个时钟单元电路的每个进行风险评级，并生成所述逻辑电路的压降差分布图，其中，所述压降差分布图包括所述每个时钟单元电路的风险等级和位置信息；根据所述压降差分布图对所述逻辑电路进行优化。

在一些示例中，根据所述压降差分布图对所述逻辑电路进行优化包括：根据所述压降差分布图检查所述多个时钟单元电路中位于关键路径上的时钟单元电路的风险等级，当所述风险等级高于参考风险等级时，对所述位于关键路径上的时钟单元电路进行优化。

本公开至少一实施例还提供一种逻辑电路的优化装置，包括处理器和存储器。所述存储器中存储有计算机可执行代码，当所述计算机可执行代码被执行时，执行上述任一实施例提供的优化方法。