[发明专利]跨板级同源时钟系统

说明书

本发明公开了一种跨板级同源时钟系统，多板堆叠使用时，定义一块单板为主板，定义其他单板为从板，主板的控制模块收集从板反馈的时钟信号的频率和相位，将收集的频率与预设频率进行比较，根据比较结果控制主板的时钟发生模块对时钟信号的频率进行补偿和修正。本发明通过主板的控制模块处理分析每个从板所检测的时钟频率和相位，根据分析结果对每个单板的时钟频率和相位进行补偿和修正，从而解决跨板级系统时钟同步问题，实现多颗FPGA协调工作，实现跨板级的同源时钟配置和检测，并可根据需求的逻辑门数量，灵活堆叠使用多块单板。并对时钟信号进行调制，拉偏，调频，倍频等操作，合成低抖动，高精度的时钟频率，提高系统的稳定性。

技术领域

本发明涉及仿真测试领域，特别是涉及一种跨板级同源时钟系统。

背景技术

随着IC的高度集成化，对验证用的FPGA内部资源越来越多，然而单颗FPGA的资源有限，已经不能够满足IC仿真验证的需求。因此，多颗FPGA协调工作的需求很强烈。由于制板工艺的限制，一个单板上最多可放置4-6个FPGA，无法满足千万甚至上亿的逻辑门设计的仿真需求。而多块单板互联搭建的系统，对时钟同步的要求高。

发明内容

本发明为了解决上述现有技术中时钟频率无法同步的技术问题，提出一种跨板级同源时钟系统。

本发明采用的技术方案是：

本发明提出了一种跨板级同源时钟系统，包括：多块单板，每块所述单板上设有：输出脉冲信号的时钟源，接收脉冲信号的时钟发生模块，控制时钟发生模块对脉冲信号进行调制输出时钟信号的控制模块；多板堆叠使用时，定义一块单板为主板，定义其他单板为从板，所述主板的控制模块收集每个从板的控制模块反馈的时钟信号的频率和相位，将收集的频率与预设频率进行比较，根据比较结果控制主板的时钟发生模块对时钟信号的频率进行补偿和修正。

进一步的，每块所述单板上都设有将时钟信号分成多路时钟信号的时钟复用模块，连接时钟复用模块输入端的input接口和输出端接收时钟信号的多个DUT单元，每个所述DUT单元连接时钟复用模块的连接线的阻抗和长度相同，使一块单板上时钟信号从时钟复用模块到所有DUT单元的延迟一致。

进一步的，每块所述单板上还设有多个连接时钟复用模块输出端的output接口，每个所述output接口连接时钟复用模块的连接线的阻抗和长度相同，使一块单板上时钟信号从时钟复用模块到所有output接口的延迟一致。

进一步的，所述单板上设有时钟检测模块，用于检测时钟复用模块输出时钟信号的频率和相位。

控制模块可切换input接口与时钟发生模块中的一个作为所述时钟复用模块的输入源。

单板使用时，所述控制模块切换时钟发生模块作为所述时钟复用模块的输入源。

多个单板堆叠使用时，所述主板的output接口通过连接线连接从板的input接口输出时钟信号。主板的所述控制模块切换时钟发生模块作为所述时钟复用模块的输入源，从板切换input接口作为所述时钟复用模块的输入源。

与现有技术比较，本发明通过主板的控制模块处理分析每个从板所检测的时钟频率和相位信息，根据分析结果对每个单板的时钟频率和相位进行补偿和修正，从而解决跨板级系统时钟同步问题，实现多颗FPGA协调工作，实现跨板级的同源时钟配置和检测，并可根据需求的逻辑门数量，灵活堆叠使用多块单板。且每块单板上设有时钟发生模块可进行调制，拉偏，调频，倍频等操作，合成低抖动，高精度的时钟频率，避免由时钟源直接输出时钟信号给到DUT单元，提高系统的稳定性。同时每个DUT单元连接时钟复用模块的连接线的阻抗和长度相同，使一块单板上时钟信号从时钟复用模块到所有DUT单元的延迟一致，且每个output接口连接时钟复用模块的连接线的阻抗和长度相同，使一块单板上时钟信号从时钟复用模块到所有output接口的延迟一致。

附图说明