[发明专利]半导体结构及其制造方法

说明书

本发明提供一种半导体结构及其制备方法，其在形成由从衬底的第一表面朝向第二表面延伸的金属插塞的过程中，衬底发生翘曲使第一表面呈凹陷曲面，通过在衬底的第二表面形成第一介质层以产生与衬底翘曲方向相反的拉应力，以降低衬底的翘曲度，并使第一表面平整。进而减小半导体结构的应力，提升半导体结构的稳定性和可靠性。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。

背景技术

在集成电路工艺中广泛使用TSV铜金属孔互连，尤其是3DIC晶圆堆叠或者芯片堆叠封装中，高深宽比的TSV是主要的金属互联技术。现有的金属互联技术中通常先形成沟槽，然后在沟槽内填充金属材料形成金属材料层，之后采用机械抛光工艺去除多余的金属材料层，以形成金属插塞。

由于金属材料与晶圆硅材料物理性质不同。所以，要对金属材料层进行退火处理，以充分减低或消除形成的应力，提高半导体结构的稳定性和可靠性。但根据目前的制备工艺制备的半导体结构的应力仍较大，导致半导体结构的稳定性和可靠性较低。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，以解决现有半导体结构应力较大，导致的半导体结构的稳定性和可靠性较低的问题。

为解决上述问题，本发明提供一种半导体结构，所述半导体结构包括具有相对的第一表面和第二表面的衬底以及从所述衬底的所述第一表面朝向所述第二表面延伸的金属插塞，所述半导体结构还包括形成在所述衬底的所述第二表面上的第一介质层，所述第一介质层能够降低所述衬底的翘曲度，以使所述第一表面平整。

可选的，所述第一介质层的厚度为50nm～2000nm。

可选的，所述第一介质层包括至少两层依次叠加设置的第一子介质层。

可选的，与所述金属插塞正对的所述第一介质层的厚度，大于未与所述金属插塞正对的所述第一介质层的厚度。

可选的，所述第一介质具有图案化的图形。

为解决上述问题，本发明还提供一种半导体结构的制造方法，所述方法包括：

提供衬底，所述衬底具有相对的第一表面和第二表面；

刻蚀所述衬底以形成沟槽；

在所述沟槽内以及所述衬底的所述第一表面上形成金属材料层，并执行第一退火工艺；

对所述金属材料层执行第一平坦化工艺，以去除部分位于所述衬底的所述第一表面上的所述金属材料层；

在所述衬底的所述第二表面上形成第一介质层，所述第一介质层能够降低所述衬底的翘曲度，以使所述第一表面平整。

可选的，所述第一介质层的厚度为50nm～2000nm。

可选的，所述第一介质层包括至少两层依次叠加设置的第一子介质层。

可选的，与所述金属插塞正对的所述第一介质层的厚度，大于未与所述金属插塞正对的所述第一介质层的厚度。

可选的，在形成所述第一介质层之后，所述方法还包括：刻蚀所述第一介质层，以形成图案化的所述第一介质层。

可选的，在形成所述第一介质层之后，所述方法还包括：执行第二退火工艺。

可选的，所述第二退火工艺的温度为：150℃～450℃，时间为0～100小时。

可选的，在执行所述第二退火工艺之后，所述方法还包括：

执行第二平坦化工艺，以全部去除位于所述衬底的所述第一表面上的所述金属材料层，以在所述沟槽内形成金属插塞。

可选的，所述金属插塞的应力范围为：0pa～1pa。