[发明专利]具有频率跟踪回路的耦合倍频器

说明书

本公开涉及具有频率跟踪回路的耦合倍频器。一种倍频器(三倍频器或四倍频器)采用电流重复使用耦合振荡器技术，在不增加电流消耗的情况下改善相位噪声。倍频器使用以不同的频率运行的两个振荡器之间的耦合；第一振荡器以目标频率运行，第二振荡器以一半该频率运行。这两个振荡器之间的耦合经由具有初级变压器线圈和次级变压器线圈的变压器来实现。第一振荡器包括差分电感器、粗略/精细调谐电容阵列和n型跨导体(GM)。n型GM的虚拟接地节点耦合到初级变压器线圈的一侧，该初级线圈的另一侧耦合到次级线圈的中心抽头。第二振荡器包括次级线圈、粗略/精细调谐电容阵列、n型GM、频率跟踪回路(FTL)和二次谐波LC滤波网络。

技术领域

本公开涉及具有频率跟踪回路的耦合倍频器。

背景技术

高频时钟(例如，28GHz)的使用可能需要低抖动规范。例如，对于224Gbps PAM-4(脉冲幅度调制)发送器，假设振荡器和参考时钟贡献相同量的随机噪声，锁相环(PLL)预期将传送28GHz时钟，其随机抖动小于60fs/σ，并且来自PLL的振荡器的抖动贡献小于42fs(即60)。为了实现如此低的噪声，振荡器相位噪声预期在1MHz偏移处小于–103dBc/Hz。传统的振荡器和PLL很难在28GHz频率下满足这样的低相位噪声目标。预期计算行业将要求更高的发送器速度(例如，比224Gbps PAM-4发送器更快)。

发明内容

根据本公开的一个方面，公开了一种利用频率跟踪的装置，所述装置包括：第一振荡器，用于生成具有第一频率的第一输出；变压器，耦合到所述第一振荡器；以及第二振荡器，耦合到所述变压器，其中，所述第二振荡器用于生成具有第二频率的第二输出，所述第二频率是所述第一频率的谐波，其中，所述第二频率高于所述第一频率。

根据本公开的另一方面，公开了一种利用频率跟踪的装置，所述装置包括：相位检测器，用于接收参考时钟和反馈时钟，并根据所述参考时钟和所述反馈时钟之间的相位差生成高于和/或低于信号；电荷泵，用于接收所述高于和/或低于信号，并根据所述高于和/或低于信号生成偏置；滤波器，用于对所述偏置进行滤波；以及振荡器，用于接收所述偏置，其中，所述振荡器包括：第一振荡器，用于生成具有第一频率的第一输出；变压器，耦合到所述第一振荡器；以及第二振荡器，耦合到所述变压器，其中，所述第二振荡器用于生成具有第二频率的第二输出，所述第二频率是所述第一频率的谐波，其中，所述第二频率高于所述第一频率。

根据本公开的又一方面，公开了一种系统，包括：存储器；处理器，耦合到所述存储器；以及无线接口，通信地耦合到所述处理器，其中，所述处理器包括根据本公开实施例所述的装置。

根据本公开的又一方面，公开了一种利用频率跟踪的方法，所述方法包括：通过第一振荡器生成具有第一频率的第一输出；将变压器耦合到所述第一振荡器；以及通过耦合到所述变压器的第二振荡器生成具有第二频率的第二输出，所述第二频率是所述第一频率的谐波，其中，所述第二频率高于所述第一频率。

附图说明

从下面给出的详细描述和本公开的各种实施例的附图将更全面地理解本公开的实施例，然而，这些附图不应被视为将本公开局限于特定实施例，而是仅用于说明和理解。

图1A示出了根据一些实施例的具有包括耦合倍频器的振荡器的模拟锁相环(PLL)。

图1B示出了根据一些实施例的具有包括耦合倍频器的振荡器的数字PLL。

图2示出了根据一些实施例的包括耦合倍频器的振荡器的高级架构。

图3示出了根据一些实施例的耦合倍频器架构和变压器耦合机制。

图4示出了根据一些实施例的电路级架构耦合倍频器。

图5示出了根据一些实施例的当两个核频率被制造和失配时的等效耦合振荡器模型和电压于电流关系。

图6示出了根据一些实施例的频率跟踪回路电路。