[发明专利]一种针对粗粒度可重构结构的降低多类访存冲突编译方法

说明书

一种针对粗粒度可重构结构的降低多类访存冲突编译方法，在编译器后端面高度时，采用访存压力分摊方法进行处理，调整不同子DFG的启动时间，调度结果将会通过数组起始地址偏置分配方法处理，对一时间内所有的访存操作访问的不同数组起始地址进行调整，还包括冲突感知映射方法的处理，根据冲突矩阵和当前映射情况将不同操作映射至PE上，重排序和回溯算法确保了映射过程的正确性。本发明的有益效果为：有效降低多数组间的多存储体冲突，大幅度降低主存利用DMA传递数据至片上存储器的时间代价；避免访存冲突，带来CGRA上更高的应用加速比；编译器后端流程结构简单，算法复杂度低，编译速度快。

技术领域

本发明涉及粗粒度可重构结构编译器领域，具体地，涉及降低粗粒度可重构结构中的多存储体冲突和互联冲突的数据分区和算子映射方法。

背景技术

随着微电子工艺的发展，摩尔定律逐渐走向终结，微处理器的主频难以取得进一步的提升。粗粒度可重构架构(Coarse-Grained Reconfigurable architecture,CGRA)在后摩尔定律时代是相较传统架构能实现更高能效比的体系结构。粗粒度可重构架构往往被应用于加速计算密集型应用程序中。在现代实际生活应用程序中，应用执行时间主要消耗在少量循环内核处。因此，针对将循环内核映射到可重构架构上的优化，对于提升可重构架构计算密集型应用的性能具有重要意义。

典型的CGRA结构是定义于ADRES[1]模型，如附图1所示。具体由：片上存储缓冲区(on-chip memory buffer,OMB)，全局寄存器缓冲区(global register buffer,GRB)，指令存储器(context memory)和运算单元阵列(processing element array,PEA)构成。运算单元阵列的每一个运算单元(processing element,PE)结构如附图2所示，包含指令控制单元(context control unit)，功能单元(function unit)，输出寄存器(output register)和本地寄存器缓冲区(local register buffer,LRB)。基于软流水技术，编译器将计算密集型应用程序循环部分抽象为循环内核形式，通常使用数据流图(data flow gragh,DFG)表示。编译器将DFG中不同运算及访存操作调度(schedule)并映射(mapping)到PEA中不同PE上。多个PE并行执行数据访存及运算，以获得更高的应用加速比和算力。不同的调度及映射策略直接决定了CGRA完成计算密集型运算的加速比和算力。高效地选取调度及映射策略以最小化循环内核实际执行时间，是实现粗粒度可重构架构编译器首要目的之一。

软件流水线策略带来了对片上存储器缓冲区并行提供数据的要求，当同一时间内访存操作超过的并行提供数据的最大限制后，存在的访存冲突会带来流水线停滞。造成访存冲突的原因有多种，包括多个访存操作同时访问多存储体(Multi-bank)片上存储器(Multi-Bank OMB)同一个存储体(Bank)，以及多个访存操作同时占用相同的互联资源。通过对不同实际应用领域常见的循环内核分析统计，我们得到以下特征：第一，循环内核中访存操作占全部操作的47.9％。第二，发生在同一控制周期(Control Step,CS)的访存操作之间的访存冲突造成的时延占总运行时间的68.4％。通过上述分析，可以在编译器调度和映射策略的选取上综合考虑访存冲突因素以降低循环内核运行时间，规划片上存储器内的数据放置以降低主存与片上存储器数据传输时间，以提升应用加速比和算力。

相关研究及分析

一、对减少访存冲突的研究