[发明专利]一种SCE-MI协议桥及仿真系统

说明书

本发明公开了一种SCE‑MI协议桥及系统，所述SCE‑MI协议桥包括设置于硬件侧的数据转换模块、并行总线、多个通道数据收发控制模块、多个数据FIFO通道和设置于软件侧的协议驱动模块、多个通道数据块、多个数据收发模块、多个通道数据队列，所述协议驱动模块与所述数据转换模块相连接。本发明的SCE‑MI协议桥具有带宽高、延迟小、端口数可动态配置的优点。

技术领域

本发明涉及芯片设计领域，尤其涉及一种SCE-MI协议桥及仿真系统。

背景技术

由于芯片规模越来越庞大，芯片验证所花费的时间越来越长，甚至超过了芯片开发的70%的时间，其中的一个重要原因是仿真速度太慢了。使用最快的服务器在一些大规模芯片一次仿真甚至需要超过一个月的时间，因此，急需一些方法提高仿真速度。一种方法是使用软硬件联合仿真加速器（Emulator），其将芯片代码放在硬件上运行，仿真代码运行在服务器。而软件与硬件之间的通讯目前存在的标准是SCE-MI协议，但是该协议只定义了用户接口，而具体实现方法并没有说明，导致了软硬件联合仿真通讯困难。

为解决上述技术问题，在中国专利CN201610520860.7中，通过设计一种路由ID去实现路由，所有数据的传输都通过物理通道PCIe或者以太网进行传输，由于路由信息会占用较多总线带宽，会导致在数据包比较小时，有效带宽较小，同时由于处理路由信息会消耗一定的时钟周期，因此延时也会更大，可见该方案延迟大，带宽小；同时该方案的数据传输都是软件主动读取或写入硬件，由于CPU处理一个数据需要花费很多机器周期以及CPU需要处理很多任务，因此传输速度会比较慢。

发明内容

本发明的目的是针对现有技术的软硬件联合仿真通讯时延迟大，带宽小的技术问题，本发明提出一种带宽高且延迟小的SCE-MI协议桥及仿真系统。

本发明实施例中，提供了一种SCE-MI协议桥，其包括设置于硬件侧的数据转换模块、并行总线、多个通道数据收发控制模块、多个数据FIFO通道和设置于软件侧的协议驱动模块、多个通道数据块、多个数据收发模块、多个通道数据队列，所述数据FIFO通道与所述通道数据收发控制模块一一对应连接，所述通道数据收发控制模块与所述并行总线相连接，所述并行总线和所述数据转换模块相连接，所述协议驱动模块与所述多个通道数据块相连接，每两个所述通道数据块与一个所述数据收发模块相连接，所述数据收发模块与所述通道数据队列一一对应连接，所述协议驱动模块与所述数据转换模块相连接。

本发明实施例中，所述的SCE-MI协议桥，还包括与所述协议驱动模块相连接的中断处理模块。

本发明实施例中，所述的SCE-MI协议桥，还包括与所述协议驱动模块相连接的数据长度与控制字发送模块。

本发明实施例中，所述的SCE-MI协议桥，还包括与所述协议驱动模块相连接的数据长度与控制字存储模块。

本发明实施例中，所述的SCE-MI协议桥，还包括与所述并行总线相连接的控制与状态寄存器。

本发明实施例中，所述并行总线采用AXI、AHB、APB或Avalon总线。

本发明实施例中，所述协议驱动模块采用PCIe驱动模块，所述并行总线采用Avalon总线，所述数据转换模块用于实现PCIe数据和Avalon数据的转换。

本发明实施例中，所述数据转换模块进行数据转换时，将Avalon数据的地址直接转换为PCIe TLP数据包的地址，将Avalon数据直接转换为PCIe TLP数据包的数据。

本发明实施例中，所述Avalon总线采用多个具有4个从端口和1个主端口的Avalon开关级联来实现。