[发明专利]神经元网络单元

说明书

本发明提供了一种神经元网络单元，包括：并列设置的抑制性读控制晶体管和兴奋性读控制晶体管；与上述两晶体管纵向堆叠对顶设置的写控制晶体管；所述写控制晶体管与读控制晶体管的源极相背设置；所述写控制晶体管的漏极与一磁性隧道结的第一端电学连接；所述抑制性读控制晶体管的漏极通过权重信号线与所述磁性隧道结的第二端电学连接；所述兴奋性读控制晶体管的漏极通过权重信号线与所述磁性隧道结的第二端电学连接。本发明通过将神经元网路单元的晶体管上下堆叠设置，降低了芯片总面积，并且两个晶体管共用一个磁隧道结，可以做到兴奋信号和抑制信号在相反的情况下，电平完全一致而抵消，提高了深度学习算法的精确性。

技术领域

本发明涉及人工智能领域，尤其涉及一种神经元网络单元。

背景技术

附图1所示是一种典型的神经元网络架构以及对应的电路示意图，包括N×M个突触权值(synaptic weight)分量。对应的电路包括N×M个元胞(cell)阵列，每个元胞包括两个对称设置的晶体管和相应的可变电阻组成的一个非易失存储器(NVM，Non-volatilememory)。附图2所示是上述神经元网络在工作过程中的运算模式，每一个点位的权重W＝G⁺-G^-。

从上述图示可以看出，一个完整的神经元网络电路芯片需要大量的晶体管构成阵列，因此如何能够降低神经元网络芯片的总面积是现有技术中面临的重要问题。

发明内容

本发明所要解决的技术问题是，提供一种神经元网络单元，能够降低电路面积。

为了解决上述问题，本发明提供了一种神经元网络单元，包括：并列设置的抑制性读控制晶体管和兴奋性读控制晶体管；与上述两晶体管纵向堆叠对顶设置的写控制晶体管；所述写控制晶体管与读控制晶体管的源极相背设置；所述写控制晶体管的漏极与一磁性隧道结的第一端电学连接；所述抑制性读控制晶体管的漏极通过权重信号线与所述磁性隧道结的第二端电学连接；所述兴奋性读控制晶体管的漏极通过权重信号线与所述磁性隧道结的第二端电学连接。。

本发明通过将神经元网路单元的晶体管上下堆叠设置，降低了芯片总面积，并且写控制晶体管和读控制晶体管之间的物理距离降低，降低了连线过长而带来的寄生效应、信号噪声、以及时钟延时。并且多个晶体管共用一个磁隧道结，可以做到兴奋信号和抑制信号在相反的情况下，电平完全一致而抵消，提高了深度学习算法的精确性。

附图说明

附图1所示是现有技术中一种典型的神经元网络架构以及对应的电路示意图。

附图2所示是附图1所示神经元网络在工作过程中的运算模式示意图。

附图3所示是发明一本具体实施方式所述的一种神经元网络单元的结构示意图。

具体实施方式

下面结合附图对本发明提供的神经元网络单元的具体实施方式做详细说明。

附图3所示是本具体实施方式所述的一种神经元网络单元的结构示意图，包括写控制晶体管T1、抑制性读控制晶体管T21和兴奋性读控制晶体管T22，所述写控制晶体管T1在上部且源极向上并，所述抑制性读控制晶体管T21和兴奋性读控制晶体管T22在下部且源极向下。所述写控制晶体管T1、抑制性读控制晶体管T21、和兴奋性读控制晶体管T22均包括源极S+/-、漏极D+/-，以及源极和漏极之间的垂直沟道，栅极G+/-环绕所述垂直沟道设置。在本具体实施方式中，以一抑制性读控制晶体管和一兴奋性读控制晶体管为例揭露所述并列设置的多个晶体管。在其他的具体实施方式中，抑制性读控制晶体管T21和兴奋性读控制晶体管T22还可以设置多个，并通过软件控制不同的晶体管进行选通，实现多路神经元的反馈。