[发明专利]Emtc及其降低下行调度HARQ反馈时延的方法、终端及存储介质有效

专利信息
申请号: 202011349807.8 申请日: 2020-11-26
公开(公告)号: CN112702147B 公开(公告)日: 2022-10-14
发明(设计)人: 金星;余劲 申请(专利权)人: 海能达通信股份有限公司
主分类号: H04L1/18 分类号: H04L1/18;H04W4/70;H04W72/04
代理公司: 深圳市威世博知识产权代理事务所(普通合伙) 44280 代理人: 唐双
地址: 518057 广东省深圳市南*** 国省代码: 广东;44
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摘要:
搜索关键词: emtc 及其 降低 下行 调度 harq 反馈 方法 终端 存储 介质
【说明书】:

本申请公开了一种Emtc及其降低下行调度HARQ反馈时延的方法、终端、基站及存储介质。该方法用于Emtc系统,Emtc系统的下行调度HARQ反馈采用PUCCH信道进行信号传输,该方法包括:从基站接收业务数据及PUCCH信道的预设重复次数;响应于PUCCH信道与Emtc系统的PRACH信道的频域资源重叠,调整PUCCH信道的实际重复次数,以使实际重复次数与预设重复次数相等;通过PUCCH信道按照预设重复次数将业务数据的反馈信息上传给基站。通过上述方式,本申请能够解决当PUCCH信道与PRACH信道频域资源重叠时,因PUCCH信道的重复(资源发送)次数减少,而导致PUCCH信道解调性能下降的问题,进而能够减少下行调度HARQ反馈时延。

技术领域

本申请涉及通信技术领域,特别是涉及一种增强型机器类型通信(EnhancedMachine-Type Communication,Emtc)及其下行调度混合自动重复请求(Hybrid AutomaticRepeat Request,HARQ)反馈时延的方法、终端、基站及存储介质。

背景技术

在Emtc中,下行HARQ反馈一般使用物理上行链路控制信道(Physical UplinkControl Channel,PUCCH),(除PUSCH和PUCCH的重复次数都为1的情形之外),为了增强上行覆盖,PUCCH信道采用多次重复的方式提升解调信号与干扰加噪声比(Signal toInterference plus Noise Ratio,SINR)。根据协议约束,如果物理上行链路控制信道(PUCCH)与物理随机接入信道(Physical Random Access Channel,PRACH)信道发送的频域资源有重叠,则丢弃PUCCH。在小带宽场景(如1.4M/3M)下,PUCCH信道与PRACH信道发送的频域资源重叠的概率较大,但在用户进行下行业务数据调度时,并没有考虑HARQ反馈时PUCCH信道所用的频域是否与PRACH信道的频域资源冲突,此时PUCCH信道的重复次数仍然按照RRC重配置消息中指示的值生效,可能导致PUCCH信道实际重复次数减少,解调性能下降,使得NACK和DTX比例提升,相应的下行调度时延也会增加。

发明内容

本申请提供一种Emtc及其降低下行调度HARQ反馈时延的方法、终端、基站及存储介质,可以降低PRACH信道与PUCCH信道频域资源重叠对PUCCH信道解调性能的影响,进而减少下行调度HARQ反馈时延。

为解决上述技术问题,本申请采用的一个技术方案是:提供一种降低下行调度混合自动重复请求反馈时延的方法。该方法用于增强型机器类型通信系统,增强型机器类型通信系统的下行混合自动重复请求反馈采用物理上行链路控制信道进行信号传输,该方法包括:从基站接收业务数据及物理上行链路控制信道的预设重复次数;响应于物理上行链路控制信道与增强型机器类型通信系统的物理随机接入信道的频域资源重叠,调整物理上行链路控制信道的实际重复次数,以使实际重复次数与所述预设重复次数相等;通过物理上行链路控制信道按照预设重复次数将业务数据的反馈信息上传给基站。

为解决上述技术问题,本申请采用的一个技术方案是:提供一种降低下行调度混合自动重复请求反馈时延的方法。该方法用于增强型机器类型通信系统,增强型机器类型通信系统的下行混合自动重复请求反馈采用物理上行链路控制信道进行信号传输,该方法包括:在下行调度信息中增加调控信息,其中调控信息包括物理上行链路控制信道的预设重复次数;向终端发送业务数据及下行调度信息,以使终端响应于物理上行链路控制信道与增强型机器类型通信系统的物理随机接入信道的频域资源重叠,调整物理上行链路控制信道的实际重复次数,并使实际重复次数与预设重复次数相等;按照预设重复次数从终端获取业务数据的反馈信息。

为解决上述技术问题,本申请采用的一个技术方案是:提供一种终端,该终端包括处理器及与处理器耦接的存储器,处理器执行存储器中的计算机程序时实现上述方法。

为解决上述技术问题,本申请采用的一个技术方案是:提供一种基站,该基站包括处理器及与处理器耦接的存储器,处理器执行存储器中的计算机程序时实现上述方法。

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